降低开关电磁干扰调节装置制造方法
【专利摘要】本实用新型公开了一种降低开关电磁干扰调节装置。降低开关电磁干扰调节装置包括误差放大器、脉宽调制电路、第一电阻、第一电容、第一PMOS管、第一NMOS管、功率管、第二PMOS管、第二NMOS管、第二电阻、第二电容、第三PMOS管、第三NMOS管、同步管、储能电感、滤波电容、第三电阻和第四电阻。利用本实用新型提供的装置可以降低功率管和同步管在开关状态时的电磁干扰。
【专利说明】降低开关电磁干扰调节装置
【技术领域】
[0001]本实用新型涉及电磁干扰技术，尤其涉及到在开关状态时的电磁干扰调节装置。
【背景技术】
[0002]在开关电源系统中，功率管和同步管的导通时会引起高电压的过冲电压，一方面使得功率管和同步管的损坏，另一方面会产生系统的电磁干扰，为此设置了降低开关电磁干扰的调节装置。
【发明内容】
[0003]本实用新型旨在解决现有技术的不足，提供一种降低功率管和同步管在开关状态时的电磁干扰调节装置。
[0004]降低开关电磁干扰调节装置，包括误差放大器、脉宽调制电路、第一电阻、第一电容、第一 PMOS管、第一匪OS管、功率管、第二 PMOS管、第二 NMOS管、第二电阻、第二电容、第三PMOS管、第三NMOS管、同步管、储能电感、滤波电容、第三电阻和第四电阻:
[0005]所述误差放大器是对经过所述第三电阻和所述第四电阻分压产生的反馈电压和基准电压VREF的差值进行放大；
[0006]所述脉宽调制电路是根据所述误差放大器产生出的电压的大小产生出脉宽调制信号;
[0007]所述第一电阻和所述第一电容接成并联，一端接电源VCC，另一端产生出内部电源VCCR ；
[0008]所述第二电阻和所述第二电容接成并联，一端接地GND，另一端产生出内部地GNDR ；
[0009]所述第一 PMOS管和所述第一 NMOS管接成反相器驱动所述功率管，所述第一 PMOS管的源极接内部电源VCCR，所述第一 NMOS管的源极接内部地GNDR ；
[0010]所述功率管是对所述储能电感进行储能，并输出电流；
[0011]所述第二 PMOS管和所述第二 NMOS管接成反相器驱动所述第三PMOS管和所述第三NMOS管接成的反相器，所述第二 PMOS管的源极接内部电源VCCR，所述第二 NMOS管的源极接内部地GNDR ；
[0012]所述第三PMOS管和所述第三NMOS管接成反相器驱动所述同步管，所述第三PMOS管的源极接内部电源VCCR，所述第三NMOS管的源极接内部地GNDR ；
[0013]所述同步管是为了所述储能电感续流；
[0014]所述储能电感是对所述功率管流过的电流进行储能，对所述同步管流过的电流进行续流；
[0015]所述滤波电容对所述储能电感输出的电压进行滤波产生直流电压；
[0016]所述第三电阻和所述第四电阻组成分压反馈电阻是对输出电压进行分压反馈给所述误差放大器。
[0017]所述误差放大器的负输入端接所述第三电阻的一端和所述第四电阻的一端，正输入端接基准电压VREF，输出端接所述脉宽调制电路；
[0018]所述脉宽调制电路输入端接所述误差放大器的输出端，输出端接所述第一 PMOS管的栅极和所述第一 NMOS管的栅极和所述第二 PMOS管的栅极和所述第二 NMOS管的栅极；
[0019]所述第一 PMOS管和所述第二 NMOS管接成反相器的输入端接所述脉宽调制电路的输出端，输出端接所述功率管的栅极；
[0020]所述第二 PMOS管和所述第二 NMOS管接成反相器的输入端接所述脉宽调制电路的输出端，输出端接所述第三PMOS管的栅极和所述第三NMOS管的栅极；
[0021]所述第三PMOS管和所述第三NMOS管接成反相器的输入端接所述第二 PMOS管和所述第二 NMOS管接成反相器的输出端，输出端接所述同步管的栅极；
[0022]所述功率管的栅极接所述第一 PMOS管和所述第二 NMOS管接成反相器的输出端，源极接输入电源VCC，漏极接所述储能电感的一端和所述同步管的漏极；
[0023]所述同步管的栅极接所述第三PMOS管和所述第三NMOS管接成反相器的输出端，漏极接所述功率管的漏极和所述储能电感的一端，源极接地；
[0024]所述储能电感的一端接所述功率管的漏极和所述同步管的漏极，另一端为装置的输出端和所述滤波电容的一端和所述第三电阻的一端，所述滤波电容的另一端接地；
[0025]所述第三电阻的一端接装置的输出端和所述储能电感的一端和所述滤波电容的一端，另一端接所述第四电阻的一端和所述误差放大器的负输入端，所述第四电阻的另一端接地。
[0026]上电后，输入电源VCC通过所述功率管向所述储能电感输出电流，输出电压VOUT经过所述第三电阻和所述第四电阻分压得到的反馈电压与基准电压VREF经所述误差放大器放大得到的误差电压信号决定所述脉宽调制电路输出的脉冲的占空比，从而决定电感电流；反馈电压的变化将通过所述误差放大器引起驱动所述功率管信号占空比的变化，从而控制所述功率管的导通和截止时间以达到稳压的目的。
[0027]内部电源VCCR的电压值由所述第一电阻的电阻值决定，所述第一电阻的电阻值越大降落在所述第一电阻上的电压就越大，驱动所述功率管的上升时间会增加，这样就不会有大的过冲电压产生；同时所述第一电容有吸收电荷的作用，进一步抵消过冲电压，也可以降低电磁干扰；内部地GNDR的电压值由所述第二电阻的电阻值决定，使得内部地GNDR不是等于零伏，这样会使得所述功率管的下降时间也会增加，也可以降低电磁干扰；同理，驱动所述同步管也是这样过程，会在驱动过程中降低电磁干扰。
【专利附图】
【附图说明】
[0028]图1为本实用新型的降低开关电磁干扰调节装置的电路图。
【具体实施方式】
[0029]以下结合附图对本实用新型内容进一步说明。
[0030]降低开关电磁干扰调节装置，如图1所示，包括误差放大器101、脉宽调制电路102、第一电阻103、第一电容104、第一 PMOS管105、第一 NMOS管106、功率管107、第二PMOS管108、第二 NMOS管109、第二电阻110、第二电容111、第三PMOS管112、第三NMOS管113、同步管114、储能电感115、滤波电容116、第三电阻117和第四电阻118:
[0031]所述误差放大器101是对经过所述第三电阻117和所述第四电阻118分压产生的反馈电压和基准电压VREF的差值进行放大；
[0032]所述脉宽调制电路102是根据所述误差放大器101产生出的电压的大小产生出脉宽调制信号；
[0033]所述第一电阻103和所述第一电容104接成并联，一端接电源VCC，另一端产生出内部电源VCCR ；
[0034]所述第二电阻110和所述第二电容111接成并联，一端接地GND，另一端产生出内部地GNDR ；
[0035]所述第一 PMOS管105和所述第一 NMOS管106接成反相器驱动所述功率管107，所述第一 PMOS管105的源极接内部电源VCCR，所述第一 NMOS管106的源极接内部地GNDR ；
[0036]所述功率管107是对所述储能电感115进行储能，并输出电流；
[0037]所述第二 PMOS管108和所述第二 NMOS管109接成反相器驱动所述第三PMOS管112和所述第三NMOS管113接成的反相器，所述第二 PMOS管108的源极接内部电源VCCR，所述第二 NMOS管109的源极接内部地GNDR ；
[0038]所述第三PMOS管112和所述第三NMOS管113接成反相器驱动所述同步管114，所述第三PMOS管112的源极接内部电源VCCR，所述第三NMOS管113的源极接内部地GNDR ；
[0039]所述同步管114是为了所述储能电感114续流；
[0040]所述储能电感115是对所述功率管107流过的电流进行储能，对所述同步管114流过的电流进行续流；
[0041]所述滤波电容116对所述储能电感115输出的电压进行滤波产生直流电压；
[0042]所述第三电阻117和所述第四电阻118组成分压反馈电阻是对输出电压进行分压反馈给所述误差放大器101。
[0043]所述误差放大器101的负输入端接所述第三电阻117的一端和所述第四电阻118的一端，正输入端接基准电压VREF，输出端接所述脉宽调制电路102 ；
[0044]所述脉宽调制电路102输入端接所述误差放大器101的输出端，输出端接所述第一 PMOS管105的栅极和所述第一 NMOS管106的栅极和所述第二 PMOS管108的栅极和所述第二 NMOS管109的栅极；
[0045]所述第一 PMOS管105和所述第二 NMOS管106接成反相器的输入端接所述脉宽调制电路102的输出端，输出端接所述功率管107的栅极；
[0046]所述第二 PMOS管108和所述第二 NMOS管109接成反相器的输入端接所述脉宽调制电路102的输出端，输出端接所述第三PMOS管112的栅极和所述第三NMOS管113的栅极；
[0047]所述第三PMOS管112和所述第三NMOS管113接成反相器的输入端接所述第二PMOS管108和所述第二 NMOS管109接成反相器的输出端，输出端接所述同步管114的栅极；
[0048]所述功率管107的栅极接所述第一 PMOS管105和所述第二 NMOS管106接成反相器的输出端，源极接输入电源VCC，漏极接所述储能电感115的一端和所述同步管114的漏极；
[0049]所述同步管114的栅极接所述第三PMOS管112和所述第三NMOS管113接成反相器的输出端，漏极接所述功率管107的漏极和所述储能电感115的一端，源极接地；
[0050]所述储能电感115的一端接所述功率管107的漏极和所述同步管114的漏极，另一端为装置的输出端和所述滤波电容116的一端和所述第三电阻117的一端，所述滤波电容116的另一端接地；
[0051]所述第三电阻117的一端接装置的输出端和所述储能电感115的一端和所述滤波电容116的一端，另一端接所述第四电阻118的一端和所述误差放大器101的负输入端，所述第四电阻118的另一端接地。
[0052]上电后，输入电源VCC通过所述功率管107向所述储能电感115输出电流，输出电压VOUT经过所述第三电阻117和所述第四电阻118分压得到的反馈电压与基准电压VREF经所述误差放大器101放大得到的误差电压信号决定所述脉宽调制电路102输出的脉冲的占空比，从而决定电感电流；反馈电压的变化将通过所述误差放大器101引起驱动所述功率管107信号占空比的变化，从而控制所述功率管107的导通和截止时间以达到稳压的目的。
[0053]内部电源VCCR的电压值由所述第一电阻103的电阻值决定，所述第一电阻103的电阻值越大降落在所述第一电阻103上的电压就越大，驱动所述功率管107的上升时间会增加，这样就不会有大的过冲电压产生；同时所述第一电容104有吸收电荷的作用，进一步抵消过冲电压，也可以降低电磁干扰；内部地GNDR的电压值由所述第二电阻110的电阻值决定，使得内部地GNDR不是等于零伏，这样会使得所述功率管107的下降时间也会增加，也可以降低电磁干扰；同理，驱动所述同步管114也是这样过程，会在驱动过程中降低电磁干扰。
【权利要求】
1.降低开关电磁干扰调节装置，其特征在于包括误差放大器、脉宽调制电路、第一电阻、第一电容、第一 PMOS管、第一 NMOS管、功率管、第二 PMOS管、第二 NMOS管、第二电阻、第二电容、第三PMOS管、第三NMOS管、同步管、储能电感、滤波电容、第三电阻和第四电阻:所述第一电阻和所述第一电容接成并联，一端接电源VCC，另一端产生出内部电源VCCR ； 所述第二电阻和所述第二电容接成并联，一端接地GND，另一端产生出内部地GNDR ； 所述第一 PMOS管和所述第一 NMOS管接成反相器驱动所述功率管，所述第一 PMOS管的源极接内部电源VCCR，所述第一 NMOS管的源极接内部地GNDR ； 所述第二 PMOS管和所述第二 NMOS管接成反相器驱动所述第三PMOS管和所述第三NMOS管接成的反相器，所述第二 PMOS管的源极接内部电源VCCR，所述第二 NMOS管的源极接内部地GNDR ； 所述第三PMOS管和所述第三NMOS管接成反相器驱动所述同步管，所述第三PMOS管的源极接内部电源VCCR，所述第三NMOS管的源极接内部地GNDR ； 所述误差放大器的负输入端接所述第三电阻的一端和所述第四电阻的一端，正输入端接基准电压VREF，输出端接所述脉宽调制电路； 所述脉宽调制电路输入端接所述误差放大器的输出端，输出端接所述第一 PMOS管的栅极和所述第一 NMOS管的栅极和所述第二 PMOS管的栅极和所述第二 NMOS管的栅极； 所述第一 PMOS管和所述第二 NMOS管接成反相器的输入端接所述脉宽调制电路的输出端，输出端接所述功率管的栅极； 所述第二 PMOS管和所述第二 NMOS管接成反相器的输入端接所述脉宽调制电路的输出端，输出端接所述第三PMOS管的栅极和所述第三NMOS管的栅极； 所述第三PMOS管和所述第三NMOS管接成反相器的输入端接所述第二 PMOS管和所述第二 NMOS管接成反相器的输出端，输出端接所述同步管的栅极； 所述功率管的栅极接所述第一 PMOS管和所述第二 NMOS管接成反相器的输出端，源极接输入电源VCC，漏极接所述储能电感的一端和所述同步管的漏极； 所述同步管的栅极接所述第三PMOS管和所述第三NMOS管接成反相器的输出端，漏极接所述功率管的漏极和所述储能电感的一端，源极接地； 所述储能电感的一端接所述功率管的漏极和所述同步管的漏极，另一端为装置的输出端和所述滤波电容的一端和所述第三电阻的一端，所述滤波电容的另一端接地； 所述第三电阻的一端接装置的输出端和所述储能电感的一端和所述滤波电容的一端，另一端接所述第四电阻的一端和所述误差放大器的负输入端，所述第四电阻的另一端接地。
【文档编号】H02M1/44GK204258621SQ201420843157
【公开日】2015年4月8日 申请日期:2014年12月25日 优先权日:2014年12月25日
【发明者】周宇坤 申请人:浙江商业职业技术学院