一种ESD电路的RC型静电钳位电路的制作方法

本发明涉及一种ESD电路的RC型静电钳位电路。

背景技术：

如今消费类电子行业竞争日趋白化，导致集成电路行业竞争也越来越激烈，大小应用厂商绞尽脑汁削减各类成本，从芯片制造封装到板卡应用再到外围设备等等各个环节，低成本控制都是一个热门话题。而且，日常消费类电子产品这个领域注定了电子产品更新换代速度远超其他领域。因此，相对于设备的长期使用寿命，制造成本或更令人值得关注。

在这种氛围之下，为了节省电源器件并控制板卡面积，在某些对性能要求并不太苛刻的应用场合，分立IC器件跨电源领域工作是屡见不鲜。这些分立IC器件不仅要求在低于额定工作电压时能工作且保证应有性能，还得长时间工作在比额定电压更高的应用环境之中。

在高电压工作时，分立IC器件除了使用寿命与工作性能值得关注外，高电压工作状态时所导致的额外功耗与关断状态的大漏电也是亟待解决的难题。不过，由于电路设计工程师的目光大多集中在芯片内部工作电路上，反倒对ESD(静电防护电路)保护电路所产生的漏电流关注不多，若不影响内部工作电路的性能，往往会忽略掉。

但实际上，随着工艺尺寸越来越小，工作电压越来越低，ESD保护电路越来越频繁的使用RC型静电钳位电路(RC Clamp)。而RC型钳位电路尽管电流泻放能力强，但其产生的漏电流也会相应变大。常见的RC型钳位电路的静电电流泄放能力主要取决于两点：RC常数与晶体管MN1的尺寸大小。

常见的RC型静电钳位电路如图1所示，在产生静电时，VDD电压开始攀升，此时net1这个节点开始体现的是此时的电容电压，这个电压大小为无限逼近GND，但随着VDD持续升高，图1中的反相器能工作后，在节点net3处的电压将为“1”，晶体管MN1迅速开启，在VDD与GND之间形成一个阻值极小(一般约为1ohm左右)的导通电阻，防止VDD的电压过高，击穿其它内部器件，但在经过一定时间(此时间取决于RC的大小)后，net1处的电压等同于VDD，进而晶体管MN1关闭。由于ESD静电导致的电流大小往往在安培级，为了保护内部电路的安全性，晶体管MN1开启后的导通电阻大小应该1～2欧姆，为了形成如此小的电阻，晶体管MN1的栅宽尺寸动辄在2000u以上，因此，在工作电压较高时，晶体管MN1形成的漏电流也相当的可观。

如图2所示，为了解决RC型静电钳位电路漏电流过大的问题，设计工程师往往会通过在晶体管MN1上叠加同类型的晶体管MN2来解决。但事实上这样的解决方式，往往得不偿失，MN1/MN2的关断电阻(ROFF)与图1的MN1相比，并没有显著的量级变化，既不能有效降低漏电流，反而因为晶体管MN1/MN2静电泄流开启电压变高，可能对内部工作电路形成静电击穿威胁。

技术实现要素：

本发明提供一种ESD电路的RC型静电钳位电路，在应用于高工作电压时，在不过度牺牲ESD保护电路原有的性能的前提下，有效地降低了ESD电路的漏电流，且不会大幅增加芯片面积和成本，行之有效地解决了钳位电路漏电流快速增大的问题。

为了达到上述目的，本发明提供一种ESD电路的RC型静电钳位电路，包含：

RC电路，包含串联的电阻R和电容C，电阻R的一端连接VDD电压端，电阻R的另一端连接net1节点，电容C的一端连接net1节点，电容C的另一端连接GND接地端；

反相器组，包含串联的第一反相器NG1、第二反相器NG2和第三反相器NG3，第一反相器NG1的输入端连接net1节点，第二反相器NG2的输入端连接第一反相器NG1的输出端，第三反相器NG3的输入端连接第二反相器NG2的输出端；

晶体管组件，包含电路连接的P型晶体管MP和N型晶体管MN，P型晶体管MP的漏极连接VDD电压端，P型晶体管MP的栅极连接第三反相器NG3的输入端，P型晶体管MP的源极连接N型晶体管MN的漏极，N型晶体管MN的栅极连接第三反相器NG3的输出端，N型晶体管MN的源极连接GND接地端。

P型晶体管MP的导通电阻与N型晶体管MN的导通电阻之和与最大ESD电流的乘积小于内部受保护器件的击穿电压。

电阻R和电容C的大小保证P型晶体管MP和N型晶体管MN的正常导通时间等于ESD电流的最大泄放时间。

所述的电阻和电容所组成的时间常数RC为0.2us～1us。

反相器的驱动电流不仅要使P型晶体管MP的开启时间和关闭时间与N型晶体管MN的开启时间和关闭时间保持一致，还要在ESD电压产生涌浪大电流之前，使得P型晶体管MP和N型晶体管MN分别达到所需的开启电压。如权利要求4所述的ESD电路的RC静电钳位电路，其特征在于，P型晶体管MP的最大开启电压为VDD-V_THP，N型晶体管MN的最小开启电压为V_THN，其中，V_THP是P型晶体管自身的阈值电压，V_THN是N型晶体管自身的阈值电压。

本发明在应用于高工作电压时，在不过度牺牲ESD保护电路原有的性能的前提下，有效地降低了ESD电路的漏电流，且不会大幅增加芯片面积和成本，行之有效地解决了钳位电路漏电流快速增大的问题。

附图说明

图1为背景技术中常规的RC CLAMP电路图。

图2为背景技术中常见的漏电流较低的RC CLAMP电路图。

图3为本发明提供的ESD电路的RC型静电钳位电路的电路图。

图4为在工作条件相同时本发明提供的RC型静电钳位电路所产生的漏电流与常规RC CLAMP电路的漏电流对比。

具体实施方式

以下根据图3～图4，具体说明本发明的较佳实施例。

如图3所示，本发明提供一种ESD电路的RC型静电钳位电路，包含：

RC电路，包含串联的电阻R和电容C，电阻R的一端连接VDD电压端，电阻R的另一端连接net1节点，电容C的一端连接net1节点，电容C的另一端连接GND接地端；

反相器组，包含串联的第一反相器NG1、第二反相器NG2和第三反相器NG3，第一反相器NG1的输入端连接net1节点，第二反相器NG2的输入端连接第一反相器NG1的输出端，第三反相器NG3的输入端(net2节点)连接第二反相器NG2的输出端；

晶体管组件，包含电路连接的P型晶体管(PMOS)MP和N型晶体管(NMOS)MN，P型晶体管MP的漏极连接VDD电压端，P型晶体管MP的栅极连接第三反相器NG3的输入端(net2节点)，P型晶体管MP的源极连接N型晶体管MN的漏极，N型晶体管MN的栅极连接第三反相器NG3的输出端(net3节点)，N型晶体管MN的源极连接GND接地端。

谨慎选择PMOS和NMOS的尺寸大小，确保PMOS和NMOS器件在正常工作电压下的导通电阻的值符合ESD性能的要求，要求P型晶体管MP的导通电阻R_ONP与N型晶体管MN的导通电阻R_ONN之和R_ONT与最大ESD电流的乘积小于内部受保护器件的击穿电压。例如，人体模型(HBM)的常规ESD性能要求是2000V，则HBM情况最大可能的ESD泄流电流I_ESD＝1.33A，若某工艺厂商提供的普通器件最低击穿电压是4V，那么导通电阻R_ONT≤4V/(I_ESD)＝3.007欧姆。

谨慎选择电阻R和电容C的大小，既要确保P型晶体管MP和N型晶体管MN的正常导通时间在任何情况下都能满足ESD泄放电流的需求，还要尽量使RC CLAMP拥有相对较小的面积。人体模型的静电测试中，ESD电压出现在VDD上时，其ESD电流的泄放时间约在100～200nS之间，那么ESD放电通路上的晶体管MP/MN的导通时间也至少要维持在200ns左右，才能充分且有效地排放ESD电流，相应地，为了获得较优秀的静电泻放能力，电阻R和电容C所组成的时间常数RC应该设置在0.2us～1us之间，至于具体的电阻R和电容C的大小，可以根据不同工艺器件与面积需求进行组合与调整。

谨慎选择合适的反相器，其驱动电流不仅要使P型晶体管MP的开启时间和关闭时间与N型晶体管MN的开启时间和关闭时间尽量保持一致，还要在ESD电压产生涌浪大电流IESD之前(这个时间通常不大于10ns)，使得P型晶体管MP和N型晶体管MN分别达到所需的开启电压。

设P型晶体管自身的阈值电压是V_THP，N型晶体管自身的阈值电压是V_THN，则P型晶体管MP的最大开启电压为VDD-V_THP，N型晶体管MN的最小开启电压为V_THN。

而且，为了达到泄放静电电流的能力，MP/MN正常开启时的导通电阻通常不会高于1欧姆左右，这意味着反相器需要驱动很大的寄生电容(本专利中，该电容的大小约为3.2pF)。由于普通CMOS工艺中P型晶体管的阈值电压的绝对值一般大于N型晶体管的阈值电压，所以P型晶体管的开启电压要求更高。根据公式V_o＝V_i(1-e^-t/RiCj)(其中，V_o是指反相器输出端的电压，且对P型晶体管而言，想要保证P型晶体管开启，V_o必须不高于最大开启电压VDD-V_THP，Ri是反相器工作时的等效阻抗，Cj是反相器输出端的等效电容，Vi即VDD大小，t是从ESD电压开始充电起开始计算的任一时刻)可以计算出反相器工作时的等效阻抗Ri，而反相器的驱动电流大小I_d＝VDD/(2×R_i)。既然知道了驱动电流I_d，再由P型晶体管的基本饱和公式I_d＝0.5·u·C_ox·(w_p/l_p)(0.5·VDD-V_THP)²(其中，u是载流子的迁移率，C_ox是晶体管栅场的等效电容系数，且由工艺厂提供，w_p/l_p是P型晶体管的宽长比)可以推算出P型晶体管的尺寸w_p/l_p。同理，根据N型晶体管的基本饱和公式I_d＝0.5·u·C_ox·(w_n/l_n)(0.5·VDD-V_THN)²，可以计算出N型晶体管的宽长比w_n/l_n。此外，按照ESD电压充电速度，即通常在10ns之内完成充电，那么MP/MN应该在10ns之内成功开启。考虑到工艺偏差等因素导致的速度恶化，公式V_o＝V_i(1-e^-t/RiCj)中的t通常定在5ns～6ns。

因为同尺寸PMOS的导通电阻(R_ON)/关断电阻(R_OFF)与NMOS相比，都比较大，因而本发明提供的RC型静电钳位电路可以产生极大的漏电流优势。

由于本发明提供的一种供电电压过高时ESD电路的RC型静电钳位电路漏电快速增大的解决方案的要旨是解决工作时的漏电流问题，故选用某工艺厂商提供的模型，针对图1、图2、图3三种RC型静电钳位电路，分别做了漏电流分析对比。除了图1、图2、图3三种电路差异外，其它模拟条件均一致：在常温常压下，图1、图2、图3三种电路中晶体管的栅宽统一为4000u，而栅长则为工艺所能允许的最小长度。其模拟的最终结果如图4所示：其中，图中绿色曲线是图1电路的漏电流Vs和电源电压VDD的变化情况；蓝色曲线是图2电路的漏电流Vs和电源电压VDD的变化情况；红色曲线是本发明提供的图3电路的漏电流Vs和电源电压VDD的变化情况。

从模拟曲线图中总结得到：

在VDD＝3.0V时，图2/图3 RC型静电钳位电路的漏电流大小为1.3nA，小于图1电路RC CLAMP的21.3nA；

在VDD＝3.5V时，图3RC型静电钳位电路的漏电流大小为2.0nA，小于图1/图2电路RC CLAMP的43.1nA/78.7nA；

在VDD＝3.8V时，图3RC型静电钳位电路的漏电流大小为2.6nA，远远小于图1/图2电路RC CLAMP此时的180nA/230nA。

从上述的理论分析可见，本发明提供的一种ESD电路的RC型静电钳位电路在应用于高工作电压时，在不过度牺牲ESD保护电路原有的性能的前提下，有效地降低了ESD电路的漏电流，且不会大幅增加芯片面积和成本，行之有效地解决了钳位电路漏电流快速增大的问题。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。