本公开涉及开关转换器电源中的零电流开关的数字控制。
背景技术：
以cmos(互补金属氧化物半导体)工艺实现的基于电感器的开关转换器(例如，降压dc-dc转换器)由于相对较小的电感器值而可能具有相对较大的电感器电流纹波。电感尺寸可以针对最大负载进行优化，但系统可能会在中等至轻负载条件下花费大量时间。在中等至轻负载条件期间，在连续导通模式(ccm)调节中，稳态负向电感器电流可能会导致效率损失，而不会对负载电流或调节作出贡献。
模拟二极管仿真技术可用于防止负电流，从而提高效率并降低由负电流引起的部件上的应力。模拟二极管仿真技术通常使用模拟电路系统，例如模拟比较器、感测电阻器、电流镜、缓冲器(snubber)和/或放大器等。随着高速转换器集成到亚微米制造工艺中，这些模拟电路变得对于缩放和校准具有挑战性。
附图简述
通过对实施例的详细描述，所要求保护的主题的特征和优点将显而易见，描述应该参考各个附图来考虑，其中：
图1示出了符合本公开的各实施例的电源系统。
图2示出根据本公开的一个示例实施例的一个示例过零逻辑电路系统。
图3示出根据本公开的一个示例实施例的另一个示例过零逻辑电路系统。
图4包括描绘符合本公开的各实施例的电感器电流和开关节点电压的曲线图；以及
图5是根据本公开的一个实施例的零电流开关操作的流程图。
虽然下列具体实施方式将参考示例性实施例来进行，但是，示例性实施例的许多替代方案、修改以及变型对本领域的技术人员而言将是显而易见的。
具体实施方式
通常，本公开涉及被配置为解决与在先进cmos(互补金属氧化物半导体)工艺上实现基于电感器的dc-dc降压调节器相关的挑战的电路、系统和方法。具体而言，本公开涉及用于开关转换器电源中的零电流开关的数字控制。在操作中，在同步降压转换器的每个开关周期期间，高侧开关导通并且电感器电流斜升。然后高侧开关断开并且低侧开关接通以使电感器电流斜降。在低于最大负载条件下，当平均电感器电流小于峰-峰电流的一半时，电感器电流可能会在低侧开关斜降期间转向负值。当电感器电流为负值(即，流出负载电容器)时，跨低侧开关vls两端的电压稍微转变成正值。跨低侧开关vls两端的电压等于开关节点电压vsw与参考电压vref之间的差值。如果参考是接地，那么vls等于vsw。因此，vsw大于vref对应于负电感器电流。
电路、系统和方法被配置为使用数字延迟线来监视开关节点电压。电路、系统和方法被配置为确定开关节点电压是否大于vref或开始升高到vref以上。如果vsw大于vref，则电路、系统和方法被配置为发信号通知低侧开关应断开，以防止负电感器电流。因此，可以监视vsw并且检测到大于vref的vsw可以触发断开低侧开关。然后降压转换器可以在二极管仿真模式下操作，从而防止负电感器电流并且可以避免连续导通模式损失。
在解决特定转换器(例如，降压转换器)的挑战的同时，本公开的电路、系统和方法也可用于其他零电流切换转换。这里描述的逻辑和电路系统可以体现为集成电路(ic)设计，例如互补金属氧化物半导体(cmos)设计等。在其他实施例中，电源电路系统可以使用模块化功率列集成电路(ptic)来实现，其中每个电源代表一片公共管芯。
图1示出了符合本公开的各实施例的电源系统100。电源系统100通常包括配置成控制dc-dc转换器电路系统102的开关控制器电路系统104。在一些实施例中，电源系统100可以包括开关120，如下面将更详细描述的。dc-dc转换器电路系统102可以包括开关dc/dc转换器电源拓扑结构，例如已知的和/或后期开发的开关dc/dc转换器拓扑结构，诸如降压、升压、降压-升压、sepic(单端初级电感器转换器)、d类等。
在图1的示例中，dc-dc(即，dc至dc)转换器电路系统102是降压转换器拓扑结构，其包括一对开关，例如耦合在电压轨(即，电源电压)vin(v入)和参考节点vref(例如，接地)之间的半桥布置112中的第一开关114a和第二开关114b(例如，cmos开关器件)。开关114a在这里可以被称为高侧开关，并且开关114b在这里可以被称为低侧开关。
降压转换器拓扑结构102还可以包括输出级，该输出级包括电感器电路系统(l)和电容器电路系统(c)。降压转换器拓扑结构102可以进一步包括具有电容cpar的寄生电容116，其被配置为计及降压转换器102的非理想电路特性。开关114a可以包括p型开关(例如，pmos器件)并且开关114b可以包括n型开关(例如，nmos器件)，然而，应当理解，在其他实施例中，开关114a和114b可以都是nmos开关器件、pmos开关器件，和/或开关114a可以是nmos开关器件而开关114b可以是pmos开关器件。
寄生电容116、电感器电路系统(l)和电容器电路系统(c)可以在开关电压节点118处耦合在开关114a和114b之间。节点118处的电压可随后对应于vsw。如本文所使用的，vsw可以指开关节点118处的电压和/或开关节点本身118。
开关控制器电路系统104被配置成生成开关控制信号105a和105b以控制开关114a和114b中的每一个的导通状态以产生输出电压(vout(v出))和输出电流。在一些实施例中，开关控制器电路系统104可以被配置为生成开关控制信号105a和105b作为具有可控占空比的脉冲宽度调制(pwm)信号，以控制传递到耦合到vout的负载(未示出)的功率。在其他实施例中，开关控制器电路系统104可以被配置为生成开关控制信号105a和105b作为具有可控频率的脉冲频率调制(pfm)信号，以控制传递到耦合到vout的负载(未示出)的功率。
因此，开关控制器电路系统104可以被配置为感测vout和/或负载电流并相应地调整占空比和/或频率。在图1的示例电路系统中，当开关控制信号105a为低时，pmos开关114a接通，而当开关控制信号105b为高时，nmos开关114b接通。相反，当开关控制信号105a为高时，pmos开关114a断开，并且当开关控制信号105b为低时，nmos开关114b断开。
开关控制器电路系统104可以被配置为控制处于连续导通模式(ccm)的开关114a，114b。当从电源系统100汲取最大负载电流时，连续导通模式意味着电感器电流不会低于零。降压dc-dc转换器被设计为在最大负载电流下有效，即，电感器电流大于或等于零。在连续导通模式中，在低侧开关114b接通并且电感器电流斜降的周期部分期间，开关节点电压vsw可以等于vref并且因此vls＝0。如果正在汲取小于最大电流，则随着电感器电流斜降而低侧开关114b接通，较小的负载电流可能导致负电感器电流。当电感器电流通过零时，vls可以开始从零增加至与电感器电流的量和低侧开关114b的导通电阻有关的正值，如下：vls＝vsw-vref＝il*rlowside其中vsw是开关节点电压，vls是跨低侧开关两端的电压，vref是参考电压，il是电感器电流并且rlowside(r低侧)是低侧开关114b的导通电阻。当vref＝0(即接地)时，vls＝vsw。为了防止负电感器电流或减少负电感器电流的量和持续时间，开关控制器电路系统104可以被配置为监视vsw，并且如果在低侧开关114b接通时检测到vsw的增加则断开低侧开关114b。相应地，开关控制器电路系统104还可以包括过零逻辑电路系统106以监视vsw。
过零逻辑电路106可以被配置为监视vsw，以将vsw与参考(例如，接地)进行比较并基于结果提供输出信号。举例来说，过零逻辑电路系统106可经配置以当电感器电流为正(即，在低侧开关接通时vsw处于或接近vref)时输出逻辑一或当电感器电流为和/或变为负(即，在低侧开关接通时vsw大于vref)时输出逻辑一。开关控制器电路系统104然后可以被配置为调整低侧开关控制信号105b以断开低侧开关114b，从而实现二极管仿真并且防止负电感器电流的进一步流动。
图2示出根据本公开的一个示例实施例的一个示例过零逻辑电路系统206。过零逻辑电路系统206是图1的过零逻辑电路系统106的一个示例。过零逻辑电路系统206对应于接地调制延迟线。换句话说，延迟线电源电压的接地端(即，参考)与地解耦并且替代地耦合到控制输入端，例如vsw。因此，地参考可以通过vsw来调制。
此实施例的过零逻辑电路系统206包括振荡器210、差分时钟控制电路系统211和相位比较器电路系统216。在一些实施例中，过零逻辑电路系统206可以包括偏移电路系统214。差分时钟控制电路系统211可以包括一个或多个过程依存延迟单元，即延迟元件，例如第一时钟控制电路系统212a和第二时钟控制电路系统212b。第一时钟控制电路系统212a被配置为对开关节点电压vsw进行时钟控制(即，延迟)。第二时钟控制电路系统212b被配置为对参考电压vref(例如，接地)进行时钟控制(即，延迟)。例如，第一时钟控制电路系统212a和第二时钟控制电路系统212b可以对应于延迟振荡器。在延迟振荡器中，延迟——即输入时钟信号和输出时钟信号之间的相位差，与延迟振荡器的电源电压有关。换句话说，改变跨延迟振荡器两端的差分电源电压改变了输入时钟信号和输出时钟信号之间的相位差。输入到第一时钟控制电路系统212a和第二时钟控制电路系统212b的时钟信号(clk)在该示例中可以由振荡器210产生。例如，振荡器210可以对应于被配置为提供相对稳定的时钟信号的环形振荡器电路系统和/或其它电路系统。
第一时钟控制电路系统212a被配置为基于跨第一时钟控制电路系统212a两端的第一差分电压来生成具有相对于输入时钟信号clk的延迟(或相位)的第一经时钟控制信号213a。第一差分电压对应于电源电压vin与开关节点电压vsw之间的差值。因此，如果vsw改变，则第一经时钟控制信号213a相对于输入时钟信号clk的相位按比例变化。类似地，第二时钟控制电路系统212b被配置为基于跨第二时钟控制电路212b两端的第二差分电压来生成具有相对于输入时钟信号clk的延迟(或相位)的第二经时钟控制信号213b。第二差分电压对应于电源电压vin与参考vref(例如，接地)之间的差值。电源电压vin和参考通常可以保持恒定，因此第二经时钟控制信号213b的相位也可以保持大致恒定。因此，随着vsw改变，第一经时钟控制信号212a的相位可以相对于第二经时钟控制信号213b的相位而改变。第一经时钟控制信号213a和第二经时钟控制信号213b之间的相位差(即，延迟)则可以对应于vsw和vref之间的差，即，跨低端开关114b两端的电压vls。
差分时钟控制电路211和振荡器210被配置为适应过程、电压和/或温度(pvt)变化。例如，类似于时钟控制电路系统211，振荡器210可以包括过程依存延迟单元。振荡频率可随着pvt变化而变化，这也可能导致差分时钟控制电路系统211的操作变化。因此，在存在pvt变化的情况下继续监视vsw可以通过振荡器210的这种构造来促进。
首先，当低侧开关114b接通时，vsw的值低于vref，并且因此第一经时钟控制信号213a的相位比第二经时钟控制信号213b的相位(相对于clk)更快。换言之，第一经时钟控制信号213a在第二经时钟控制信号213b之前到达并且d触发器在213b的上升沿上登记“0”输入。当低侧开关114b接通时，电感器电流接近最大值。当电感器电流斜降并且电感器电流大于零时，vsw从低于vref上升至接近vref。如果电感器电流保持大于零，则vsw不会越过vref。如果电感器电流变为负值，那么当电感器电流过零时，vsw可以开始增加到高于vref，如本文所述。当vsw增加到vref以上时，第一经时钟控制信号213a与第二经时钟控制信号213b之间可能出现非零相位差。相位差正比于vsw与vref之差，即vls。
在图2的示例中，相位比较器电路系统216对应于d型触发器。触发器电路系统216包括被配置为接收第一经时钟控制信号213a的时钟输入。触发器电路系统216还包括被配置为接收第二经时钟控制信号213b(或延迟的第二经时钟控制信号215)的d输入。在操作中，触发器电路系统216被配置为响应于入射(incident)在时钟输入上的上升沿来锁存入射在d输入上的数据。当vsw处于vref或接近vref时，第一经时钟控制信号213a的上升沿可在第二经时钟控制信号213b的上升沿到达d输入时或之后到达时钟输入。如果vsw大于vref，则跨第一经时钟控制电路212a两端的第一差分电压(vin-vsw)可小于跨第二经时钟控制电路212b两端的第二差分电压(vin-vref)以及与第一经时钟控制信号213a相关联的相位延迟可能大于与第二经时钟控制信号213b相关联的对应相位延迟。因此，当vsw低于vref时，触发器电路系统216可以锁存零，并且如果vsw大于vref，则触发器电路系统216可以锁存一。换而言之，在第一经时钟控制信号213a和第二经时钟控制信号213b之间的相位延迟(即，在第二经时钟控制信号213b到达d输入之后第一经时钟控制信号213a到达d触发器的时钟输入(clk))可允许入射到d输入端上的第二经时钟控制信号213b在第一经时钟控制信号213a的上升沿到达触发器电路系统216的时钟输入之前建立。当第一经时钟控制信号213a达到时钟输入时，触发器电路系统216可在随后锁存对应于第二经时钟控制信号213b的逻辑1。触发器电路系统216的输出(即，zcdout)可以被提供给开关控制器电路系统104并且被开关控制器电路系统104捕捉。开关控制器电路系统104然后可以被配置为通过例如调整控制输入信号105b以断开低侧开关114b来断开低侧开关114b。因此，可以防止负电感器电流的进一步流动。
在一些实施例中，过零逻辑电路系统206可以包括偏移电路系统214，该偏移电路系统214被配置为在将第二经时钟控制信号213b提供给触发器电路系统216之前向第二经时钟控制信号213b添加额外的延迟。换而言之，偏移电路系统被配置为调整与触发器电路系统216相关联的阈值。偏移电路系统214被配置成生成延迟输出信号215，其中延迟输出信号215的上升沿与第二经时钟控制信号213b的上升沿相比被延迟。延迟第二经时钟控制信号213b被配置为当vsw小于阈值电压(阈值电压大于vref)时响应于接收到第一时钟信号而使触发器电路系统216锁存逻辑0。偏移电路系统215的延迟时间可以基于例如电感器电流过零和低侧开关114b被断开之间的期望余量来选择。余量被配置为确保在电感器电流大于零时低侧开关114b不断开。余量也可以提供抗噪声的措施。因此，余量可以允许至少一些负电感器电流流动，以避免当正电感器电流可能流动时断开低侧开关。
图3示出了根据本公开的一个示例实施例的另一个示例过零逻辑电路系统306。过零逻辑电路系统306是图1的过零逻辑电路系统106的一个示例。过零逻辑电路系统306对应于栅极调制延迟线。换而言之，控制输入(例如vsw)被施加到过程依存延迟元件的门输入。
该实施例的过零逻辑电路系统306包括振荡器210、差分时钟控制电路系统311和相位比较器电路系统316。在一些实施例中，过零逻辑电路系统306还可以包括偏移电路系统314。差分时钟控制电路系统311包括第一时钟控制电路系统312a和第二时钟控制电路控制系统312b。第一时钟控制电路系统312a和第二时钟控制电路系统312b均可以包括一个或多个过程依存延迟单元，即延迟元件，例如逻辑门。第一时钟控制电路系统312a被配置为对开关节点电压vsw进行时钟控制(即，延迟)。第二时钟控制电路系统312b被配置为对参考电压vref(例如接地)进行时钟控制(即，延迟)。输入到第一时钟控制电路系统312a和第二时钟控制电路系统312b的时钟信号(clk)在该示例中可以由振荡器210产生，如在下文描述。在该示例306中，第一时钟控制电路312a和第二时钟控制电路312b均包括多个逻辑门。
在图3的示例中，第一时钟控制电路系统312a包括多个或非(nor)门320a-1、...、320a-n，而第二时钟控制电路系统312b包括多个或非门320b-1、...、320b-n。每个或非门320a-1、...、320a-n、320b-1、...、320b-n具有多个输入。一个或非门输入被耦合到串中的振荡器210的clk输出或先前相邻的或非门的输出，并且其余多个或非门输入被耦合到vsw(例如，第一时钟控制电路系统312a)或参考vref(例如第二时钟控制电路系统312b)。每个或非门都被串联耦合到相邻的或非门并且与控制输入并联。或非门的相应串中的每个第一或非门(即或非门320a-1和或非门320b-1)的一个输入被耦合到来自振荡器210的clk输出。第一或非门320a-1的其他输入被耦合到vsw，第一或非门320b-1的其他输入被耦合到参考vref，例如接地。每个第一或非门320a-1、320b-1的相应输出被耦合到或非门320a-1、...、320a-n、320b-1、...、320b-n串中对应的下一相邻或非的一个输入。分别在或非门320a-1、...、320a-n和320b-1、...、320b-n串中的每一个最后的或非门320a-n、320b-n的输出被耦合到相位比较器电路系统316。因此，相应的多个或非门320a、...、320an和320b-1、...、320b-n中的每个或非门的多个输入被分别耦合到vsw或vref，并且一个输入被耦合到振荡器210或先前相邻的或非门。
逻辑上，或非门被配置为在所有输入为零时输出逻辑一，否则输出逻辑零。理想情况下，逻辑门可能不会在输入和输出之间引入传播延迟。实际上，逻辑门的输入和输出之间存在非零传播延迟。传播延迟的量可能与到逻辑门的输入信号的幅度有关。因此，第一时钟控制电路312a和第二时钟控制电路312b的相应输入和输出之间可能存在传播延迟。然后延迟的量可以与相应输入信号(即vsw或vref)的值相关。
可以理解的是，逻辑门是包含多个晶体管的有源器件。晶体管可以经由如cmos逻辑中的上拉电阻器或互补晶体管和/或参考电压(例如，接地)耦合到电源电压。然后，到逻辑门的输入信号可以耦合到例如一个或多个晶体管的栅极输入。输入信号对逻辑门的影响是将上拉或下拉强度调制为与输入信号的幅度有关的量，这随后可能影响相应逻辑门的传播延迟。例如，随着逻辑门的输入增加，相应的传播延迟可能减小。与各个逻辑门有关的传播延迟可能相对较短，例如在皮秒数量级上，并且由于输入电压幅度的变化对该延迟的调制可能在几分之一皮秒内。因此，为了提供可测量的延迟，多个逻辑门可以通常串联耦合在一起，每个逻辑门提供与栅极输入电压的值(即vsw或vref)有关的递增延迟。
在操作中，类似于图2的过零逻辑电路系统206，当vsw处于vref或接近vref时，第一时钟控制电路312a和第二时钟控制电路312b的相应传播延迟可大致相似。与过零逻辑电路系统206不同，如果vsw增加，则第一时钟信号313a和第二时钟信号313b的相应上升沿之间的延迟可随着时钟信号313a在时间上越早到达而减小。
在图3的示例中，相位比较器电路系统316对应于d型触发器。触发器电路系统316包括被配置为接收第二经时钟控制信号313b的时钟输入。触发器电路系统316还包括被配置为接收第二经时钟控制信号313a(或延迟的第一经时钟控制信号315)的d输入。在操作中，触发器电路系统316被配置为响应于入射在时钟输入上的上升沿来锁存入射在d输入上的数据。当vsw处于vref或接近vref时，第一经时钟控制信号313a的上升沿可在第二经时钟控制信号313b的上升沿到达时钟输入时或之后到达d输入。当vsw大于vref时，第一经时钟控制信号313a的上升沿可在第二经时钟控制信号313b的上升沿到达时钟输入之前到达d输入。因此，当vsw处于vref或接近vref时，触发器316可以锁存零，并且如果vsw大于vref，则触发器316可以锁存一。换而言之，在第一经时钟控制信号313a和第二经时钟控制信号313b之间的相位延迟(即，在第二经时钟控制信号313b在第一经时钟控制信号313a之后到达d触发器)可允许d输入上的第一经时钟控制信号313a在第二经时钟控制信号313b的上升沿到达触发器电路系统316的时钟输入之前建立。当第二经时钟控制信号达到时钟输入时，触发器电路系统316则可以锁存对应于第一时钟信号的逻辑一。触发器电路系统316的输出zcdout可以被提供给开关控制器电路系统104并且被开关控制器电路系统104捕捉。开关控制器电路系统104然后可以被配置为断开低侧开关114b并且因此防止负电感器电流的进一步流动。
过零逻辑电路系统306还可以包括偏移电路系统314，偏移电路系统314被配置为在向触发器电路系统316提供延迟的第一经时钟控制信号之前将额外的延迟添加到第一时钟信号313a。换而言之，偏移电路系统314被配置为调整与触发器电路系统216相关联的阈值。偏移电路系统314被配置成生成延迟输出信号315，其中延迟输出信号315的上升沿与第一经时钟控制信号313a的上升沿相比被延迟。延迟第一经时钟控制信号313a被配置为当vsw小于阈值电压(阈值电压大于vref)时响应于接收到第一经时钟控制信号而使触发器电路系统316锁存逻辑0。偏移电路系统315的延迟时间可以基于例如电感器电流过零和低侧开关114b被断开之间的期望余量来选择。余量被配置为确保在电感器电流大于零时低侧开关114b不断开。余量也可以提供抗噪声措施。
可以理解的是，比较图2与图3的示例过零逻辑电路系统，存在与这两个示例相关联的设计折衷。例如，图2的接地调制延迟线可以比图3的栅调制延迟线相对更加敏感。另一方面，图3的栅调制延迟线可以比图2的接地调制延迟线更加容易布局。
图4包括示出符合本公开的各种实施例的电感器电流和开关节点电压vsw(vref等于零)的曲线图400、420。对于曲线图400、420，水平轴对应于时间，并且两个曲线图通常在时间上对齐。曲线图400示出了两个pwm周期上的电感器电流402。电感器电流斜升到峰值，然后斜降到零，在时间段404内保持为零，斜升到峰值，然后再次斜降到零。曲线图400进一步示出时间间隔406，该时间间隔对应于用于检测vsw的增加大于vref的检测间隔，该增加对应于电感器电流变为负值。
曲线图420示出对应于vsw的波形422。在此示例中，vref＝0。vsw的值与低侧开关114b和高侧开关114a以及电感器电流402的相应状态有关。当电感器电流斜升时，vsw斜降对应于高侧开关114a接通而低侧开关114b断开。当电感器电流斜降时，vsw处于或接近零(即，vref)，高侧开关114a断开并且低侧开关114b接通。当电感器电流在斜升和斜降之间达到和/或经过零时，低侧开关114b可响应于来自例如过零逻辑电路系统106、206、306的信号而断开。因此，可以避免负电感器电流。
再次转向图1，在一些实施例中，降压转换器102可以包括与电感器电路系统(l)并联耦合的续流开关(freewheelingswitch)120。续流开关120被配置为当高侧开关114a和低侧开关114b都断开时为电感器电路系统(l)提供电流路径。续流开关120被配置为当电感器电路系统(l)已存储能量但是没有电流流动路径时避免与断开高侧开关114a或断开低侧开关114b相关联的电压尖峰。因此，如本文所述，开关控制器电路系统104可以被配置为当高侧开关114a断开并且低侧开关114b正在断开时接通开关120。当接通高侧开关114a(或低侧开关114b)时或之前，续流开关可以断开以防止负载电容器c短路。
因此，电路、系统和方法可以被配置成使用数字延迟线来监视开关节点电压，以确定开关节点电压处于或开始升高到参考以上并且发信号通知如果vsw大于vref则低侧开关应该断开以防止负电感器电流。因此，可以监测vsw并且检测到大于vref的vsw可以触发断开低侧开关。然后降压转换器可以在二极管仿真模式下操作，防止负电感器电流并且可以避免连续导通模式损失。
图5是根据本公开的一个实施例的零电流开关操作500的流程图。具体地，流程图500示出用于监视vsw并且如果vsw在低侧开关接通时增加了超过vref的量则断开低侧开关的操作的一个示例实施例。流程图500的操作可以例如通过图1、图2和图3的过零逻辑电路系统106、206和/或306来执行。
该实施例的操作可以始于开始502。操作504可以包括监视开关节点电压vsw。在操作506处可确定开关节点电压vsw是否大于vref。在操作508处，如果开关节点电压vsw大于vref，则可断开低侧开关。在一些实施例中，可以在操作510处接通续流开关。接通续流开关配置为在高侧开关和低侧开关均断开时为电感器电流提供路径。程序流程可以在操作512继续。
虽然图5的流程图示出了根据各种实施例的操作，但是应该理解的是，并非图5中所描绘的所有操作对于其他实施例都是必要的。另外，在此处完全构想在本公开的其它实施例中，图5中所描绘的操作和/或本文描述的其它操作可以按任何附图中都未专门示出的方式组合，并且这些实施例可包括比图5所示的操作更少或更多的操作。由此，针对在一个附图中未确切地示出的特征和/或操作的权利要求被视为在本公开的范围和内容内。
存储器可包括以下类型的存储器中的一个或多个：半导体固件存储器、可编程存储器、非易失性存储器、只读存储器、电可编程存储器、随机存取存储器、闪存、磁盘存储器和/或光盘存储器。作为附加或替代，系统存储器可包括其它和/或后续开发出的类型的计算机可读存储器。
本文所描述的操作的实施例都可以在在包括一个或更多存储设备的系统中实现，上述一个或更多存储介质具有单独或组合地存储于其上的指令，当该指令由一个或更多处理器执行时执行方法。处理器可包括例如处理单元和/或可编程电路。存储设备可包括机器可读存储介质，包括任何类型的非瞬态有形介质，例如任何类型的盘，包括软盘、光盘、紧凑盘只读存储器(cd-rom)、可重写紧凑盘(cd-rw)以及磁光盘；诸如只读存储器(rom)、诸如动态和静态ram之类的随机存取存储器(ram)、可擦可编程只读存储器(eprom)、电可擦可编程只读存储器(eeprom)、闪存之类的半导体器件；磁卡或光卡；或适合于存储电子指令的任何类型的存储设备。
如本文中任意实施例中所使用的那样，术语“逻辑”可以指配置成用于执行前述任意操作的应用、软件、固件和/或电路。软件可以具体化为记录在非暂态计算机可读存储介质上的软件包、代码、指令，指令集和/或数据。固件可以实现如硬编码(例如，非易失性)在存储器设备中的代码、指令或指令集和/或数据。
如本文任何实施例中所使用的那样，“电路系统”可单独或以任何组合方式包括诸如：硬连线电路系统；可编程电路系统，诸如包括一个或更多单独指令处理核的计算机处理器；状态机电路系统；和/或存储由可编程电路执行的指令的固件。逻辑可以总体地或个别地被体现为形成较大系统的一部分的电路，例如，集成电路(ic)、专用集成电路(asic)、片上系统(soc)、台式计算机、膝上型计算机、平板计算机、服务器、智能电话、等等。
在一些实施例中，硬件描述语言(hdl)可用于指定本文描述的各种逻辑和/或电路的电路和/或逻辑实现。例如，在一个实施例中，硬件描述语言可遵从或兼容于可启用本文描述的一个或多个电路和/或逻辑的半导体制造的非常高速集成电路(vhsic)硬件描述语言(vhdl)。vhdl可遵从或兼容于ieee标准1076-1987、ieee标准1076.2、ieee1076.1、vhdl-2006的ieee草案3.0、vhdl-2008的ieee草案4.0和/或ieeevhdl标准的其它版本和/或其它硬件描述标准。
在一些实施例中，verilog硬件描述语言(hdl)可用于指定本文描述的各种逻辑和/或电路的电路和/或逻辑实现。例如，在一个实施例中，hdl可以符合或兼容于ieee标准62530-2011：2011年7月7日的systemverilog-统一硬件设计、规范和验证语言；ieeestd1800tm-2012：2013年2月21日发布的systemverilog统一硬件设计、规范和验证语言的ieee标准；ieee标准1364-2005：2006年4月18日的verilog硬件描述语言的ieee标准和/或其他版本的veriloghdl和/或systemverilog标准。
因此，如本文所述的系统、方法和装置被配置为实现零电流切换。电路、系统和方法可以被配置成使用数字延迟线来监视开关节点电压，以确定开关节点电压处于或开始升高到参考以上并且发信号通知如果vsw大于vref则低侧开关应该断开以防止负电感器电流。因此，可以监视vsw并且检测到vsw大于vref可以触发断开低侧开关。然后降压转换器可以在二极管仿真模式下操作，防止负电感器电流并且可以避免连续导通模式损耗。
示例
本公开的各示例包括诸如以下的主题：方法、用于执行所述方法的动作的装置、至少一个机器可读介质，所述机器可读介质包括指令，所述指令当由机器执行时使得机器执行所述方法的动作、或如下所述的用于实现零电流开关的装置或系统。
示例1根据此示例，提供了一种装置。该装置包括用于控制dc至dc转换器中的高侧开关和低侧开关的导通状态的开关控制器电路系统和过零逻辑电路系统。过零逻辑电路系统包括相位比较器电路系统、第一时钟控制电路系统和第二时钟控制电路系统。每个时钟控制电路系统包括一个或多个延迟元件。过零逻辑电路系统用于监视开关节点电压vsw，以及用于确定vsw是否大于参考vref。如果在低侧开关接通时vsw大于vref，vsw大于vref对应于负电感器电流，则开关控制器电路系统将断开低侧开关。
示例2该示例包括示例1的元素，其中第一时钟控制电路系统接收开关节点电压并提供第一经时钟控制信号输出，第二时钟控制电路接收参考并提供第二经时钟控制信号输出，第一经时钟控制信号对应于vsw，第二经时钟控制信号对应于参考。
示例3该示例包括示例1或2的元素，其中每个时钟控制电路系统对应于接地调制延迟线。
示例4该示例包括示例1或2的元素，其中每个时钟控制电路系统对应于栅调制延迟线。
示例5该示例包括示例2的元素，其中相位比较器电路系统包括d触发器，该d触发器用于接收第一经时钟控制信号和第二经时钟控制信号，并且如果vsw大于vref则提供具有第一值的数字输出，否则提供具有第二值的数字输出。
示例6该示例包括示例1或2的元素，其中过零逻辑电路系统还包括偏移电路系统，该偏移电路系统用于调整与相位比较器电路系统相关联的阈值。
示例7该示例包括示例1或示例2的元素，还包括续流开关，开关控制器电路系统用于在高侧开关断开且低侧开关正在断开时接通续流开关。
示例8该示例包括示例3的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括延迟振荡器。
示例9该示例包括示例3的元素，其中过零逻辑电路系统包括耦合到第二时钟控制电路系统的输出的偏移电路系统，该偏移电路系统用于调整与相位比较器电路系统相关联的阈值。
示例10该示例包括示例4的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括多个或非门。
示例11该示例包括示例4的元素，其中过零逻辑电路系统包括耦合到第一时钟控制电路系统的输出的偏移电路系统，该偏移电路系统用于调整与相位比较器电路系统相关联的阈值。
示例12该示例包括示例1或2的元素，还包括用于向第一时钟控制电路系统和第二时钟控制电路系统提供时钟输入的振荡器，该振荡器包括多个延迟元件。
示例13根据此示例，提供了一种方法。该方法包括通过过零逻辑电路系统监视开关节点电压vsw；通过过零逻辑电路系统确定vsw是否大于参考vref。过零逻辑电路系统包括相位比较器电路系统、第一时钟控制电路系统和第二时钟控制电路系统。每个时钟控制电路系统包括一个或多个延迟元件。该方法还包括：如果在低侧开关接通时vsw大于vref，vsw大于vref对应于负电感器电流，则由开关控制器电路系统断开低侧开关。
示例14该示例包括示例13的元素，还包括：由第一时钟控制电路系统接收开关节点电压并且由第一时钟控制电路系统提供第一经时钟控制信号输出；以及由第二时钟控制电路系统接收参考并通过第二时钟控制电路系统提供包括一个或多个延迟元素的第二经时钟控制信号输出，第一经时钟控制信号对应于vsw并且第二经时钟控制信号对应于vref。
示例15该示例包括示例13的元素，其中每个时钟控制电路系统对应于接地调制延迟线。
示例16该示例包括示例13的元素，其中每个时钟控制电路系统对应于栅极调制延迟线。
示例17该示例包括示例14的元素，还包括：通过相位比较器电路系统接收第一经时钟控制信号和第二经时钟控制信号，并且如果vsw大于vref，则由相位比较器电路系统提供具有第一值的数字输出，否则提供具有第二值的数字输出。
示例18该示例包括示例13的元素，还包括：通过偏移电路系统调整与相位比较器电路系统相关联的阈值。
示例19该示例包括示例13的元素，还包括：由开关控制器电路在高侧开关断开且低侧开关正在断开时接通续流开关。
示例20该示例包括示例16的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括延迟振荡器。
示例21该示例包括示例16的元素，还包括：由偏移电路系统调整与相位比较器电路系统相关联的阈值，该偏移电路系统耦合到第二时钟控制电路系统的输出。
示例22该示例包括示例17的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括多个或非门。
示例23该示例包括示例17的元素，还包括：由偏移电路系统调整与相位比较器电路系统相关联的阈值，该偏移电路系统耦合到第一时钟控制电路系统的输出。
示例24该示例包括示例13的元素，还包括：由振荡器向第一时钟控制电路系统和第二时钟控制电路系统提供时钟输入，该振荡器包括多个延迟元件。
示例25根据此示例，提供了一种系统。该系统包括dc至dc转换器电路系统、用于控制dc至dc转换器中的高侧开关和低侧开关的导通状态的开关控制器电路系统，以及过零逻辑电路系统。过零逻辑电路系统包括相位比较器电路系统、第一时钟控制电路系统和第二时钟控制电路系统，每个时钟控制电路系统包括一个或多个延迟元件。过零逻辑电路系统用于监视开关节点电压vsw，并确定vsw是否大于参考vref。如果在低侧开关接通时vsw大于vref而，vsw大于vref对应于负电感器电流，则开关控制器电路系统将断开低侧开关。
示例26该示例包括示例25的元素，其中第一时钟控制电路系统接收开关节点电压并提供第一经时钟控制信号输出，第二时钟控制电路系统接收参考并提供第二经时钟控制信号输出，第一经时钟控制信号对应于vsw，第二经时钟控制信号对应于参考。
示例27该示例包括示例25或26的元素，其中每个时钟控制电路系统对应于接地调制延迟线。
示例28该示例包括示例25或26的元素，其中每个时钟控制电路系统对应于栅极调制延迟线。
示例29该示例包括示例26的元素，其中相位比较器电路系统包括d触发器，该d触发器用于接收第一经时钟控制信号和第二经时钟控制信号，并且如果vsw大于vref则提供具有第一值的数字输出，否则提供具有第二值的数字输出。
示例30该示例包括示例25或26的元素，其中过零逻辑电路系统还包括偏移电路系统以调整与相位比较器电路系统相关联的阈值。
示例31该示例包括示例25或示例26的元素，还包括续流开关，开关控制器电路系统在高侧开关断开且低侧开关正在断开时接通续流开关。
示例32该示例包括示例28的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括延迟振荡器。
示例33该示例包括示例28的元素，其中过零逻辑电路系统包括耦合到第二时钟控制电路系统的输出的偏移电路系统，偏移电路系统用于调整与相位比较器电路系统相关联的阈值。
示例34该示例包括示例29的元素，其中第一时钟控制电路系统和第二时钟控制电路系统均包括多个或非门。
示例35该示例包括示例29的元素，其中过零逻辑电路系统包括耦合到第一时钟控制电路系统的输出的偏移电路系统，偏移电路系统用于调整与相位比较器电路系统相关联的阈值。
示例36该示例包括示例25或26的元素，还包括用于向第一时钟控制电路系统和第二时钟控制电路系统提供时钟输入的振荡器，该振荡器包括多个延迟元件。
示例37根据此示例，提供了一种系统。该系统包括被布置成执行权利要求13到24中的任一者的方法的至少一个设备。
示例38根据此示例，提供了一种设备。该设备包括用于执行权利要求13到24中的任一项所述的方法的装置。
示例39根据此示例，提供一种其上存储有指令的计算机可读存储设备，这些指令在由一个或多个处理器执行时产生以下操作，包括：根据权利要求13至24中的任一者的方法。
本文所使用的术语和表达被用作描述性而非限制性的术语，在使用此类术语和表达时，不旨在排除所示出的和所描述的特征(或其某些部分)的任何等效内容，应当认识到，在权利要求书的范围之内，各种修改都是可能的。相应地，权利要求书旨在涵盖所有此类等效内容。