放电保护电路及其使用方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及ESD电路及其使用方法。
【背景技术】
[0002]静电放电(ESD)事件指的是引起流向电路、从电路流出或者在电路内部流动的电流的瞬间电涌。瞬间电涌通常会引起过量电流或电压，这会对电路造成损害。很多电路和器件都容易受到由ESD事件引起的损害的影响。ESD保护电路通常应用在芯片中，以保护芯片上的器件和电路免受ESD损害。ESD保护电路的操作通常包括以下机制中的一种或多种的组合:使用低阻放电路径消散ESD引起的电流^ESD引起的电压钳位在预定安全等级；以及类似机制。在一些应用中，响应于ESD事件，激活ESD引起的电流的低阻放电路径，但是没有发生ESD事件的情况下，在受保护电路的正常操作期间使其去激活(例如，变为高阻路径)。
【发明内容】
[0003]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种电路，包括:驱动器电路，被配置为在所述第一输出节点和所述第二输出节点处生成一对差分信号；第一静电放电(ESD)保护电路，耦合至所述驱动器电路，其中，所述第一 ESD保护电路包括第一晶体管，所述第一晶体管包括位于第一掺杂类型的阱区中的漏极区和源极区；以及第二 ESD保护电路，耦合至所述驱动器电路，所述第二 ESD保护电路包括第二晶体管，所述第二晶体管包括位于所述第一掺杂类型的阱区中的漏极区和源极区。
[0004]该电路还包括所述阱区中的第二掺杂类型的掺杂区，其中:所述掺杂区的第一子集被配置为所述第一晶体管的源极区；所述掺杂区的第二子集被配置为所述第一晶体管的漏极区；所述掺杂区的第三子集被配置为所述第二晶体管的源极区；所述掺杂区的第四子集被配置为所述第二晶体管的漏极区；所述第一晶体管的漏极区、所述阱区、和所述第一晶体管的源极区限定第一寄生双极结型晶体管；所述第二晶体管的漏极区、所述阱区、和所述第二晶体管的源极区限定第二寄生双极结型晶体管；以及所述第一晶体管的漏极区、所述阱区、和所述第二晶体管的漏极区限定第三寄生双极结型晶体管。
[0005]在该电路中，所述驱动器电路连接至电源，所述电源包括第一电源节点和第二电源节点；所述第一静电放电(ESD)保护电路耦合至所述第一电源节点和所述第二电源节点；以及所述第二静电放电(ESD)保护电路耦合至所述第一电源节点和所述第二电源节点。
[0006]在该电路中，所述掺杂区的第一子集和所述掺杂区的第三子集具有至少一个共同惨杂区。
[0007]在该电路中，所述掺杂区被布置成一行或多行掺杂区，所述一行或多行掺杂区中的每一行均包括所述掺杂区的第一子集、所述掺杂区的第二子集、所述掺杂区的第三子集、和所述掺杂区的第四子集中的掺杂区。
[0008]在该电路中，所述一行或多行掺杂区包括第一行和邻近所述第一行的第二行；所述掺杂区的所述第一行和所述第二行中的每一行均沿沟道长度方向布置；所述第一行中的所述掺杂区的第二子集的掺杂区沿着沟道宽度方向与所述第二行中的所述掺杂区的第四子集的掺杂区对准。
[0009]在该电路中，所述掺杂区被布置成两行以上的掺杂区；所述两行以上的掺杂区的每个奇数行都包括所述掺杂区的第一子集和所述掺杂区的第二子集中的掺杂区，而不包括所述掺杂区的第三子集和所述掺杂区的第四子集中的任何掺杂区；以及所述两行以上的掺杂区的每个偶数行都包括所述掺杂区的第三子集和所述掺杂区的第四子集中的掺杂区，而不包括所述掺杂区的第一子集和所述掺杂区的第二子集中的任何掺杂区。
[0010]在该电路中，所述两行以上的掺杂区中的每一行均沿沟道长度方向布置；以及所述两行以上的掺杂区的奇数行中的所述掺杂区的第二子集中的掺杂区沿着沟道宽度方向与偶数行中的所述掺杂区的第四子集中的掺杂区对准，所述偶数行邻近所述奇数行。
[0011 ] 在该电路中，所述第一掺杂类型是P型掺杂，而所述第二掺杂类型是N型掺杂。
[0012]根据本发明的另一方面，提供了一种半导体结构，包括:驱动器电路，包括:第一导电结构；以及第二导电结构；其中，所述驱动器电路被配置为在所述第一导电结构和所述第二导电结构处生成一对差分信号；阱区，具有第一掺杂类型；以及第一晶体管，包括:至少一个第一掺杂区，配置为第一源极区；至少一个第二掺杂区，配置为所述第一漏极区，并且与所述第一导电结构电耦合；以及第二晶体管，包括:至少一个第三掺杂区，配置为第二源极区；以及至少一个第四掺杂区，配置为第二漏极区，并且与所述第二导电结构电耦入口 ο
[0013]在该电路中，所述至少一个第一掺杂区和所述至少一个第三掺杂区具有至少一个共同掺杂区。
[0014]在该电路中，所述掺杂区被布置成一行或多行掺杂区，所述一行或多行掺杂区中的每一行都包括所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、和所述第四掺杂区。
[0015]在该电路中，所述一行或多行掺杂区包括第一行和邻近所述第一行的第二行；所述掺杂区的所述第一行和所述第二行中的每一行均沿着第一方向布置；所述第一行中的所述第二掺杂区沿着沟道宽度方向与所述第二行中的所述第四掺杂区对准。
[0016]在该电路中，所述掺杂区被布置成两行以上的掺杂区；所述两行以上的掺杂区的每个奇数行都包括所述第一掺杂区和所述第二掺杂区，而不包括所述第三掺杂区和所述第四掺杂区；以及所述两行以上的掺杂区的每个偶数行都包括所述第三掺杂区和所述第四掺杂区，而不包括所述第一掺杂区和所述第二掺杂区。
[0017]在该电路中，所述两行以上的掺杂区中的每一行均沿沟道长度方向布置；以及所述两行以上的掺杂区的奇数行中的所述第二掺杂区沿着沟道宽度方向与偶数行中的所述第四掺杂区对准，所述偶数行邻近所述奇数行。
[0018]在该电路中，所述第一掺杂类型是Ρ型掺杂，而所述第二掺杂类型是Ν型掺杂。
[0019]根据本发明的又一方面，提供了一种响应于电涌使驱动器电路的第一输出节点与第二输出节点电耦合的方法，所述方法包括:响应于所述电涌，使阱区和第一晶体管的漏极区之间的ΡΝ结以电子雪崩方式工作，所述第一晶体管的漏极区与所述第一输出节点电耦合，所述第一晶体管的漏极区和源极区位于所述阱区中；以及
[0020]在所述阱区和所述第一晶体管的漏极区之间的PN结以所述电子雪崩方式工作的时间周期内，使所述阱区和第二晶体管的漏极区之间的ΡΝ结以正偏方式工作，所述第二晶体管的漏极区与所述第二输出节点电耦合，所述第二晶体管的漏极区和源极区位于所述阱区中。
[0021]该方法还包括:在所述阱区和所述第一晶体管的漏极区之间的ΡΝ结以所述电子雪崩方式工作的时间周期内，使所述阱区和所述第一晶体管的源极区之间的ΡΝ结以所述正偏方式工作。
[0022]该方法还包括:在所述阱区和所述第一晶体管的漏极区之间的ΡΝ结以所述电子雪崩方式工作的时间周期内，使所述阱区和所述第二晶体管的源极区之间的ΡΝ结以所述正偏方式工作。
[0023]在该方法中，所述阱区具有Ρ型掺杂类型；以及所述第一晶体管的源极区和漏极区以及所述第二晶体管的源极区和漏极区具有Ν型掺杂类型。
【附图说明】
[0024]当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0025]图1是根据一些实施例的电路的一部分的电路图。
[0026]图2是根据一些实施例的ESD事件下的电路的一部分的等效电路的电路图。
[0027]图3Α是根据一些实施例的半导体结构的一部分的俯视图，该半导体结构对应于可结合驱动器电路一起使用的一组ESD保护电路。
[0028]图3Β是根据一些实施例的半导体结构的截面图，该半导体结构对应于沿参考线ΑΑ’所截取的图3Α的一组ESD保护电路。
[0029]图4是根据一些实施例的半导体结构的一部分的俯视图，该半导体结构对应于可结合驱动器电路一起使用的另一组ESD保护电路。
[0030]图5是根据一些实施例的半导体结构的一部分的俯视图，该半导体结构对应于可结合驱动器电路一起使用的又一组ESD保护电路。
[0031]图6是根据一些实施例的响应于ESD事件的电耦合驱动器电路的输出节点的方法的流程图。
【具体实施方式】
[0032]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并没有规定所讨论的各个实施例和/或配置之间的关系。
[0033]而且，为了便于描述，诸如“下面”、“之下”、“下部”、“之上”、“上部”等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的定向之外，空间相对术语旨在包括器件在使用或操作过程中的不同定向。器件可以以其他方式定向(旋转90度或为其他定向)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0034]在一些实施例中，驱动器电路的输出节点与相应ESD保护电路耦合。在一些实施例中，每一个ESD保护电路均包括将相应输出节点连接至电源节点的晶体管。在一些实施例中，ESD保护电路的晶体管的漏极区位于相同的阱区中。因