同步整流电路、无线充电系统以及同步整流方法
【技术领域】
[0001] 本发明涉及电子技术领域，尤其涉及无线充电，具体是指一种同步整流电路、无线 充电系统以及同步整流方法。
【背景技术】
[0002] 相比二极管整流，同步整流技术可以降低整流电路自身损耗，提高整机效率。目 前，对效率要求高的电路应用中常常采用同步整流技术。为了避免交替导通的MOS开关管出 现同时导通，同步整流控制时序较为复杂，这样牺牲电路结构复杂性和稳定性来换取效率。
[0003] 现有同步整流技术中，主要是建立在准确采样原边开关管的PffM波时序的基础上， 送到副边MOS管驱动器之前，需要采样原边开关管的PffM波时序，然后经过数字信号处理。这 些回路会引入较大的时间延迟，对于控制电路提出了更加苛刻的要求，同时会降低整个工 作系统的效率。
[0004] 此外，无主开关管控制的同步整流电路为了获取更高的系统效率，在整流前的交 流(AC)电流为零时，将整流开关MOS管进行切换。即尽量将同步整流管工作在AC电流断续模 式(Discontinuous Conduction Mode，简称DCM)。为了实现DCM的控制，需要高性能的AC电 流过零检测电路，这就对其中比较器的偏移量控制提出较高的要求，提高了同步整流电路 的成本和复杂度。
[0005] 同步整流为准确采样原边控制信号PWM波形，要求过零检测电路响应时间要快。此 外，被采样的交流信号有干扰时，过零检测会出现毛刺等错误波形。折中考虑过零检测电路 的动态响应、抗干扰能力和复杂度，是同步整流控制电路设计的关键。
【发明内容】
[0006] 本发明的目的是克服了上述现有技术中提及的至少一个缺点，提供了一种能够调 整过零检测电路输出的采样信号脉宽、并滤除该信号中出现的毛刺、最终将处理后的控制 信号送入同步整流驱动电路、提高同步整流电路的整流效率和可靠性的同步整流电路、无 线充电系统以及同步整流方法。
[0007] 为了实现上述目的，本发明的同步整流电路、无线充电系统以及同步整流方法具 有如下构成：
[0008] 该同步整流电路，其主要特点是，所述的同步整流电路包括：
[0009]过零比较器，用以将从线圈上获取的信号进行处理，以获取第一交流信号和第二 交流信号；
[0010] FPGA模块，用以根据所述的从线圈上获取的信号获取死区保护时间；
[0011] MOS管驱动模块，用以根据所述的FPGA模块获取的死区保护时间形成MOS管整流模 块的驱动信号；
[0012] MOS管整流模块，用以根据所述的驱动信号实现同步整流，并将同步整流后的信号 输出至负载。
[0013] 进一步地，所述的过零比较器包括第一电阻R1、第二电阻R2、第三电阻R 3、第一电容 Cl、第二电容C2、第一二极管Di以及比较器，所述的第一电阻Ri的第一端、所述的第一电容Cl 的第一端均与从线圈上获取的信号相连接，所述的第一电阻办的第二端、所述的第一电容C1 的第二端、所述的第二电阻R2的第一端以及所述的第一二极管〇:的第一端相连接，所述的第 一二极管〇:的第二端接地，所述的第二电阻办的第二端、所述的第三电阻R 3的第一端、所述 的第二电容C2的第一端以及所述的比较器的正向输入端相连接，所述的第三电阻R 3的第二 端接电源Vdd，所述的第二电容(：2的第二端与所述的比较器的输出端相连接，所述的比较器 的反向输入端接一电压Vref，该电压Vref的大小为该比较器正向输入端输入的信号的直流 分量，所述的比较器的输出端与所述的FPGA模块相连接。
[0014] 进一步地，所述的MOS管整流模块包括第一 MOS管、第二MOS管、第三MOS管以及第四 MOS管，所述的第一 MOS管的源极、所述的第二MOS管的漏极以及第一交流信号相连接，所述 的第一 MOS管的栅极与第一电压AH相连接，所述的第二MOS管的栅极与第二电压AL相连接， 所述的第一 MOS管的漏极、所述的第三MOS管的漏极以及所述的负载的第一端相连接;所述 的第三MOS管的源极、所述的第四MOS管的漏极以及第二交流信号相连接，所述的第二MOS管 的源极、所述的第四MOS管的源极、所述的负载的第二端均接地，所述的第三MOS关的栅极与 第三电压BH相连接，所述的第四MOS管的栅极与第四电压BL相连接。
[0015] 进一步地，所述的过零比较器包括电流过零检测模块以及电压过零检测模块;或 者所述的过零比较器仅包括电压过零检测模块。
[0016] 本发明还包括一种无线充电系统，其主要特点是，所述的系统包括发送端以及接 收端；
[0017]所述的发送端包括PWM信号产生模块、MOS管开关模块以及初级线圈；所述的PffM信 号产生模块与所述的MOS管开关模块相连接，所述的MOS管开关模块与所述的初级线圈相连 接；
[0018] 所述的接收端包括次级线圈、第一谐振电容Cd、第二谐振电容Cs、同步整流电路;所 述的第一谐振电容Cd跨接在所述的次级线圈的两端，所述的次级线圈的第一端通过所述的 第二谐振电容(^与所述的MOS管整流模块相连接，所述的次级线圈的第一端还通过所述的 第二谐振电容(C s)与所述的过零比较器相连接，所述的次级线圈的第二端与所述的过零比 较器相连接。
[0019] 本发明还涉及一种同步整流的方法，其主要特点是，所述的方法包括以下步骤：
[0020] (1)所述的过零比较器将从线圈上获取的信号进行处理，以获取第一交流信号和 第二交流信号；
[0021] (2)所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间；
[0022] (3)所述的MOS管驱动模块根据所述的FPGA模块获取的死区保护时间形成MOS管整 流模块的驱动信号；
[0023] (4)所述的MOS管整流模块根据所述的驱动信号实现同步整流，并将同步整流后的 信号输出至负载。
[0024] 进一步地，所述的步骤(2)具体包括以下步骤：
[0025] (2.1)所述的FPGA模块检测所述的第一交流信号以及所述的第二交流信号是否存 在毛刺；
[0026] (2.2)如果检测到所述的第一交流信号或所述的第二交流信号存在毛刺，则所述 的FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后 启动安全计数器;然后继续步骤(2.4);
[0027] (2.3)如果检测到所述的第一交流信号以及所述的第二交流信号不存在毛刺，则 继续步骤(2.7);
[0028] (2.4)所述的FPGA模块判断所述的安全计数器是否计数完成；
[0029] (2.5)如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的第一交流 信号以及所述的第二交流信号是否存在毛刺；
[0030] (2.6)如果检测到所述的第一交流信号或所述的第二交流信号存在毛刺，则继续 步骤(2.2);
[0031] (2.7)如果检测到所述的第一交流信号以及所述的第二交流信号不存在毛刺，则 所述的FPGA模块获取从线圈上获取的信号的频率;然后继续步骤(2.9);
[0032] (2.8)如果所述的安全计数器计数未完成，则继续步骤(2.4);
[0033] (2.9)所述的FPGA模块根据所述的第一交流信号以及所述的第二交流信号的频率 更新所述的死区保护时间。
[0034] 更进一步地，所述的死区保护时间包括Start lag时间和Stop lead时间；所述的 FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，具体为：
[0035]当所述的第一交流信号的频率以及所述的第二交流信号的频率介于110~130KHz 时