显然仍可以作出 各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的 而非限制性的。
【主权项】
1. 一种同步整流电路，其特征在于，所述的同步整流电路包括： 过零比较器，用以将从线圈上获取的信号进行处理，以获取第一交流信号和第二交流 信号； FPGA模块，用以根据所述的从线圈上获取的信号获取死区保护时间； MOS管驱动模块，用以根据所述的FPGA模块获取的死区保护时间形成MOS管整流模块的 驱动信号； MOS管整流模块，用以根据所述的驱动信号实现同步整流，并将同步整流后的信号输出 至负载。2. 根据权利要求1所述的同步整流电路，其特征在于，所述的过零比较器包括第一电阻 (Ri)、第二电阻(R2)、第三电阻(R3)、第一电容(&)、第二电容(C2)、第一二极管(D〇以及比较 器，所述的第一电阻(fo)的第一端、所述的第一电容(&)的第一端均与从线圈上获取的信号 相连接，所述的第一电阻（R0的第二端、所述的第一电容（C〇的第二端、所述的第二电阻 (R2)的第一端以及所述的第一二极管(Dd的第一端相连接，所述的第一二极管(D〇的第二 端接地，所述的第二电阻（R2)的第二端、所述的第三电阻（R3)的第一端、所述的第二电容 (C2)的第一端以及所述的比较器的正向输入端相连接，所述的第三电阻(R3)的第二端接电 源(Vdd)，所述的第二电容(C2)的第二端与所述的比较器的输出端相连接，所述的比较器的 反向输入端接一电压Vref，该电压Vref的大小为该比较器正向输入端输入的信号的直流分 量，所述的比较器的输出端与所述的FPGA模块相连接。3. 根据权利要求1所述的同步整流电路，其特征在于，所述的M0S管整流模块包括第一 M0S管、第二M0S管、第三M0S管以及第四M0S管，所述的第一M0S管的源极、所述的第二M0S管 的漏极以及第一交流信号相连接，所述的第一M0S管的栅极与第一电压(AH)相连接，所述的 第二M0S管的栅极与第二电压(AL)相连接，所述的第一M0S管的漏极、所述的第三M0S管的漏 极以及所述的负载的第一端相连接;所述的第三M0S管的源极、所述的第四M0S管的漏极以 及第二交流信号相连接，所述的第二M0S管的源极、所述的第四M0S管的源极、所述的负载的 第二端均接地，所述的第三M0S关的栅极与第三电压(BH)相连接，所述的第四M0S管的栅极 与第四电压(BL)相连接。4. 根据权利要求1所述的同步整流电路，其特征在于，所述的过零比较器包括电流过零 检测模块以及电压过零检测模块;或者所述的过零比较器仅包括电压过零检测模块。5. -种包含权利要求1至4任一项所述的同步整流电路的无线充电系统，其特征在于， 所述的系统包括发送端以及接收端； 所述的发送端包括PWM信号产生模块、M0S管开关模块以及初级线圈；所述的PWM信号产 生模块与所述的M0S管开关模块相连接，所述的M0S管开关模块与所述的初级线圈相连接； 所述的接收端包括次级线圈、第一谐振电容(Cd)、第二谐振电容(Cs)、同步整流电路;所 述的第一谐振电容(Cd)跨接在所述的次级线圈的两端，所述的次级线圈的第一端通过所述 的第二谐振电容(Cs)与所述的M0S管整流模块相连接，所述的次级线圈的第一端还通过所 述的第二谐振电容(Cs)与所述的过零比较器相连接，所述的次级线圈的第二端与所述的过 零比较器相连接。6. -种基于权利要求1至4任一项所述的同步整流电路实现同步整流的方法，其特征在 于，所述的方法包括以下步骤： (1) 所述的过零比较器将从线圈上获取的信号进行处理，以获取第一交流信号和第二 交流信号； (2) 所述的FPGA模块根据所述的从线圈上获取的信号获取死区保护时间； (3) 所述的MOS管驱动模块根据所述的FPGA模块获取的死区保护时间形成MOS管整流模 块的驱动信号； (4) 所述的MOS管整流模块根据所述的驱动信号实现同步整流，并将同步整流后的信号 输出至负载。7. 根据权利要求6所述的同步整流的方法，其特征在于，所述的步骤(2)具体包括以下 步骤： (2.1) 所述的FPGA模块检测所述的第一交流信号以及所述的第二交流信号是否存在毛 刺； (2.2) 如果检测到所述的第一交流信号或所述的第二交流信号存在毛刺，则所述的 FPGA模块根据从线圈上获取的信号的频率更新所述的死区保护时间，且进入安全模式后启 动安全计数器;然后继续步骤(2.4); (2.3) 如果检测到所述的第一交流信号以及所述的第二交流信号不存在毛刺，则继续 步骤(2.7); (2.4) 所述的FPGA模块判断所述的安全计数器是否计数完成； (2.5) 如果所述的安全计数器计数完成，则所述的FPGA模块检测所述的第一交流信号 以及所述的第二交流信号是否存在毛刺； (2.6) 如果检测到所述的第一交流信号或所述的第二交流信号存在毛刺，则继续步骤 (2.2)； (2.7) 如果检测到所述的第一交流信号以及所述的第二交流信号不存在毛刺，则所述 的FPGA模块获取从线圈上获取的信号的频率;然后继续步骤(2.9); (2.8) 如果所述的安全计数器计数未完成，则继续步骤(2.4); (2.9) 所述的FPGA模块根据所述的第一交流信号以及所述的第二交流信号的频率更新 所述的死区保护时间。8. 根据权利要求7所述的同步整流的方法，其特征在于，所述的死区保护时间包括 Startlag时间和Stoplead时间;所述的FPGA模块根据从线圈上获取的信号的频率更新所 述的死区保护时间，具体为： 当所述的第一交流信号的频率以及所述的第二交流信号的频率介于110~130KHz时， 所述的Startlag时间为T_lagl，所述的Stoplead时间为T_leadl; 当所述的第一交流信号的频率以及所述的第二交流信号的频率介于130~150KHz时， 所述的Startlag时间为T_lag2,所述的Stoplead时间为T_lead2; 当所述的第一交流信号的频率以及所述的第二交流信号的频率介于150~170KHz时， 所述的Startlag时间为T_lag3,所述的Stoplead时间为T_lead3; 当所述的第一交流信号的频率以及所述的第二交流信号的频率介于170~190KHz时， 所述的Startlag时间为T_lag4,所述的Stoplead时间为T_lead4; 当所述的第一交流信号的频率以及所述的第二交流信号的频率介于190~20 5KHz时， 所述的Startlag时间为T_lag5,所述的Stoplead时间为T_lead5; 当所述的第一交流信号或所述的第二交流信号出现毛刺时，所述的Startlag时间为T_lag6，所述的Stoplead时间为T_lead6。
【专利摘要】本发明涉及一种同步整流电路、无线充电系统以及同步整流方法，其中同步整流电路包括过零比较器，用以将从线圈上获取的信号进行处理，以获取第一交流信号和第二交流信号；FPGA模块，用以根据第一交流信号和第二交流信号获取死区保护时间；MOS管驱动模块，用以根据FPGA模块获取的死区保护时间形成MOS管整流模块的驱动信号；MOS管整流模块，用以根据驱动信号实现同步整流，并将同步整流后的信号输出至负载。采用该种结构的同步整流电路、无线充电系统以及同步整流方法，在保证同步整流效率的基础上，降低了同步整流实时控制时序的要求，能自适应地跟随不同频率的交流信号设置相应的死区时间，节约了同步整流控制的设计成本。
【IPC分类】H02J50/12, H02M7/217, H02J7/02
【公开号】CN105471286
【申请号】CN201510907800
【发明人】李丰军, 陈远明, 冯海英
【申请人】无锡华润矽科微电子有限公司
【公开日】2016年4月6日
【申请日】2015年12月10日