一网络数据第二网络数据帧互为冗余。
[0071]本实施例中，第一网络块包括第一接收模块，用于接收第一网络数据帧，所述第一存储块进一步用于缓存并发送第一网络数据帧；第二网络块包括第二接收模块，用于接收第二网络数据帧，所述第二存储块用于缓存并发送第二网络数据帧。
[0072]本实施例中，物理网络接口模块的接收信号同时连接到第一网络块的第一接收模块以及第二网络块的第二接收模块。
[0073]在上述图7和图8基础上，数据处理装置还包括有处理器组，所述处理器组用于分别对接从网络接口收到的冗余的网络数据帧进行解析处理分别获得对应的控制指令，以根据控制指令一致的判定结果，控制继电器输出有效的接点动作信号。
[0074]下述将结合具体应用示例对本发明上述的实施例进行说明。
[0075]图9为本发明具体应用示例的系统结构示意图；如图9所示，CPU插件、交流头插件、开入开出插件和电源插件，CPU插件包括由冗余的两片中央处理器CPUl和CPU2 (图中未示出)、冗余的AD采样芯片AD1、AD2(图中未示出)，现场可编程门阵列芯片FPGA(图中未示出)、存储芯片等组成(图中未示出)；交流头插件包含各种保护级、测量级PT、CT，其输出送至CPU插件的冗余AD采样芯片AD1、AD2;开入开出插件实现就地采集断路器、刀闸等一次设备的开关量信号通过CAN总线或I/O送至CPU插件的CPUl和CPU2，同时接收CPUl和CPU2通过CAN总线或I/O送过来的网络数据控制命令实现对断路器、刀闸的分合操作；电源插件可接入直流110V、220V或交流220V电源，输出其他插件的工作电源。
[0076]图10为本发明具体应用例基于单FPGA实现的CPU插件架构示意图；如图10所示，其包括第一处理器CPUl、第二处理器CPU2、第一AD采集芯片、第二AD采集芯片、开出模块(图11中开出开入插件的结构单元)、光电转换模块，以及单FPGA芯片。
[0077]本实施例中，第一处理器CPUl、第二处理器CPU2分别具有外部存储器。
[0078]第一处理器CPUl、第二处理器CPU2可以组成处理器组，第一 AD采集芯片、第二 AD采集芯片可以组成AD采集芯片组，从而组成上述图1的数据采集装置。
[0079]AD采集芯片组可以采集多路模拟信号，对于单一模拟信号来说，通过第一AD采集芯片、第二AD采集芯片进行冗余采样分别得到第一采样数据ADlData和第二采样数据AD2Data，采集芯片采集数据的采样率可以为4KHz。
[0080]所述第一处理器CPUl获取并对第一采样数据ADlData进行处理得到第一处理结果数据ADldata’并发送所述第一处理结果数据ADldata’，所述第二处理器获取并对第二采样数据AD2Data进行处理得到第二处理结果数据并发送第二处理结果数据AD2data ’，处理器获取数据的采样率可以为4KHz。第一处理结果数据ADldata’和第二处理结果数据AD2data’通过高速数据总线如PCIE传输给单FPGA芯片进行处理。单FPGA芯片对第一处理结果数据ADldata ’和第二处理结果数据AD2data ’获得冗余的网络数据帧，当冗余的网路数据帧经过比较一致，则发送冗余的网络数据帧中其中之一或者全部，第一网络数据帧和/或第二网络数据帧可以通过光电转换模块发送。第一处理器CPUl通过第一处理器读接口获取并对接收模块接收的第一网络数据帧解析获得其中的网络数据控制指令，第二处理器CPU2通过第二处理器读接口获取并对另一接收模块接收的第二网络数据帧解析获得其中的网络数据控制指令，如果从第一网络数据帧解析获得的网络数据控制指令与从第二网络数据帧解析获得的网络数据控制指令一致，则可以启动或闭锁相应的开出控制模块继电器线圈的电源端，通过CAN总线或者I/O控制开出模块中继电器线圈的驱动信号端，使继电器才会输出有效的接点动作信号，实现对断路器、刀闸的分合操作。
[0081 ] 本实施例中，还可以包括AD处理模块I和AD处理模块2，取代第一处理器CPUl和第二处理器CPU2对第一 /第二采样数据进行处理得到第一 /第二处理结果数据，而是由AD处理模块I和AD处理模块2直接进行处理。
[0082]图11为为本发明具体应用例单FPGA芯片内部结构示意图；如图11所示，其包括:数据块，网络块、网络接口、第一处理器写/读接口、第二处理器读/写接口、比较器，所述存储块包括四个独立的数据块:第一数据块blockl_l、第二数据块blockl_2、第三数据块block2_l以及第四数据块block2_2，所述第一数据块blockl_l和第三数据块block2_l用于分别存储接收到的第一处理结果数据ADldata’，所述第二数据块blockl_2和第四数据块block2_2用于分别存储接收到的第二处理结果数据AD2data’，网络块对第一数据块blocklj存储的第一处理结果数据ADldata’和第二数据块blockl_2存储的第二处理结果数据AD2data’进行处理生成第一网络数据帧Framel，以及对第三数据块block2_l存储的第一处理结果数据ADldata ’和第四数据块block2_2存储的第二处理结果数据AD2data ’进行处理生成第二网络数据帧Frame2。第一网络数据帧Framel、第二网络数据帧Frame2可以是基于IEC61850-9-2网络数据帧，并包括数据帧的校验部分。
[0083]本实施例中，第一处理器CPUl和第二处理器CPU2可以通过第一处理器写/读接口以及高速数据总线PCIE将第一处理结果数据ADldata ’第二处理结果数据AD2data ’存储到第一数据块blockl_l、第二数据块blockl_2、第三数据块block2_l以及第四数据块block2_2。
[0084]比较器判断第一网络数据帧Framel和第二网络数据帧Frame2是否一致，如果一致则通过网络接口发送给光电转换模块，由光电转换模块发送所述第一网络数据帧和第二网络数据帧；否则不发送。本实施例中，比较器为数据帧比较器，其按照帧的格式进行所述第一网络数据帧和第二网络数据帧的比对，比较内容包括但不限于数据帧类型、数据帧长度、数据内容和校验部分。
[0085]判断所述第一网络数据帧的数据帧类型与所述第二网络数据帧的数据帧类型是否一致；
[0086]判断所述第一网络数据帧的数据帧长度与所述第二网络数据帧数据帧长度是否一致；
[0087]判断所述第一网络数据帧的数据内容与所述第二网络数据帧的数据据内容是否一致；
[0088]判断所述第一网络数据帧的校验部分与所述第二网络数据帧的校验部分是否一致；
[0089]当判定所述第一网络数据帧和第二网络数据帧中各自包括的数据帧类型、数据帧长度、数据内容和校验部分均一致则发送，否则不发送。
[0090]本实施例中，网络块还包括第一接收模块RXl以及第二接收模块RX2，所述第一接收模块用于接收包括第一网络数据控制指令的第一网络数据帧Framel，所述第二接收模块用于接收包括第二网络数据控制指令的第二网络数据帧Frame2。包括第一网络数据控制指令的第一网络数据帧和包括第二网络数据控制指令的第二网络数据帧由光电转换模块发送。所述存储块的buff erl缓存并通过第一处理器读接口发送接收到的第一网络数据帧Framel至第一处理器CPUUbuf fer2缓存并通过第二处理器读接口发送第二网络数据Frame2至第二处理器CPU2。
[0091 ]图12为本发明具体应用例基于双FPGA的实现的CPU插件架构示意图，如图12所示，其包括两片FPGA芯片:FPGAl和FPGA2，FPGAl为第一数据处理单元具体实现形式，FPGA2为第二数据处理单元的具体实现形式。
[0092]第一处理结果数据ADldata’和第二处理结果数据AD2data’发送给FPGAl进行处理输出第一网络数据帧Framel，第一处理结果数据ADldata’和第二处理结果数据AD2data’发送给FPGA2进行处理输出第二网络数据帧Frame I。
[0093]本实施例中，第一处理器CPUl、第二处理器CPU2可以组成处理器组，第一AD采集芯片、第二 AD采集芯片可以组成AD采集芯片组，从而组成上述图1的数据采集装置。
[0094]AD采集芯片组可以采集多路模拟信号，对于单一模拟信号来说，通过第一AD采集芯片、第二AD采集芯片进行冗余采样分别得到第一采样数据ADlData和第二采样数据AD2Data，采集芯片采集数据的采样率可以为4KHz。
[0095]图13为为本发明具体应用例两片FPGA芯片的内部结构示意图；如图13所示，FPGAl包括:第一存储块、第一网络块、第一网络接口、第一处理器cpul写接口、第二处理器cpu2写接口、第一处理器cpu2读接口，FPGA2包括:第一存储块、第一网络块、第二网络接口、第一处理器cpul写接口、第二处理器cpu2写接口、第二处理器cpu2读接口。
[0096]所述第一存储块至少包括第一数据块blockl、第二数据块blockl，第一数据块blockl存储通过第一处理器cpul写接口接收到的第一处理结果数据ADlData’，第二数据块block2用于存储通过第