计时器电路包括与可变电流源电路中各支路相对应D触发器DFF1-DFF5、或非 门N0R和与门AND; DFF1-DFF5的反相输出端连接至自身输入端，DFF1-DFF4的反相输出端连 接至下一级的时钟信号输入端，DFF1-DFF5的同相输出端输出控制可变电流源电路中开关 SW0-SW4的控制信号，如控制信号为高电平开关闭合，控制信号为低电平开关断开，DFF1-DFF5的置位端R串联，用于接收Tdmg信号。与门AND的输入端接收DFF1-DFF5同相输出端输出 的控制信号，其输出端连接至或非门N0R的一输入端，或非门N0R的另一输入端接收RS触发 器804输出的PWM信号，输出端连接至DFF1的时钟信号输入端。其中，时钟信号输入端输入高 电平有效。
[0059]下面将在一个例子中对模拟累加电路807的工作过程做详细论述。
[0060] 运算放大器opl将误差放大器502输出的EAout和电阻R1与可变电流源电路的节点 电压进行叠加处理，输出EAout2。
[0061]当Tdmg=l时，表明去磁时间足够长FB信号被正确采样，此时异步计时器电路的R 端处于高电平，DFF1-DFF5被重置，异步计时器电路不工作，同相输出端输出低电平的控制 信号，控制可变电流源电路的开关SW0-SW4断开，电阻R1上没有电流通过无压降产生，此时 EAout 等于 EAout2。
[0062 ]当Tdmg = 0时，表明去磁时间较短FB信号不能被正确采样，此时异步计时器电路的 R端处于低电平，DFF1-DFF5组成的异步计时器开始工作。该异步计时器电路的时钟信号为 P丽信号，且下降沿有效，即每经过一个P丽的下降沿，电阻R1上的压降会增加。由于可变电 流源电路中电流源10-14按照14 = 2*13 = 4*12 = 8*11 = 16*10的顺序排列，因此当异步计时 器电路中DFF1-DFF5的输出由00000到11111变化过程中4六〇1^2的平均电压不断升高。当 DFF1-DFF5输出的控制信号全部为高电平时，即同相输出端输出均为1时，此时不论PWM信号 为高电平或低电平，经或非门N0R处理后将输出低电平，异步计时器电路溢出，此时DFF1-DFF5的输出的控制信号保持全部为高电平，直至ljTdmg=l时，DFF1-DFF5被重置，再重复上述 工作过程。
[0063]图9为图8b所示电路中ΠΜ信号与运算放大器输出信号的波形示意图。如图9所示， PWM信号的下降沿有效，水平虚线代表运算放大器opl输出的EAout信号，与之相交的实线代 表EAout2信号。在初始时刻，即A点，EAout与EAout2的电压波形相同；在A-B时刻内，PWM信号 的下降沿第一次来临时，EAout2的电压波形在EAout的电压波形的基础上增加一定幅度，之 后每次PWM信号的下降沿来临，EAout2的电压波形都会在前一时刻EAout2电压波形的基础 上增加一定幅值，其中，该幅值的大小由电阻R1上的压降决定;在B时刻起，EAout2的电压波 形保持不变，此时异步计时器电路溢出，电阻R1上的压降为其所能达到的最大值。
[0064]模拟累加电路807通过可变电流源电路与异步计时器电路共同作用，强制使误差 放大器电路输出的EAout的平均电压增大为EAout2，EAout2-直增大到异步计时器电路溢 出，当电阻R1上的压降为其最大值时，运算放大器opl输出值累加 EAout2也达到其最大值。 在EAout2从EAout增加到其最大值的过程中，PWM的脉冲宽度在逐步增加，即Gate信号的开 启时间增加，致使去磁时间的宽度也在相应的逐步增加。在这一过程中，如果去磁时间增加 到可以满足对FB信号的采样Tdmg=l时，异步计数器被重置，所有电流源停止工作，电阻R1 上的压降为零，运算放大器opl的输出电压恢复到其输入电压EAout。因此，电阻R1上的压降 能够达到的最大值决定了系统能够调节的程度，根据应用环境的不同，比如输入电压范围、 输出电压、输出电流范围和变压器匝数比等等，需要调整异步计数器的位数、R1的阻值和电 流源10-14的大小。当Tdmg信号再次处于低电平时，异步计时器电路再次触发可变电流源电 路与进行工作，如此周而复始。
[0065]图10为图5所不电路中另一种PWM控制器电路的具体实现结构不意图。如图10所 示，该PWM控制器电路包括:锯齿波发生器1001、比较器1002、与门1003、RS触发器1004、驱动 器1005和延时电路1006;延时电路1006包括异步计时器电路和反相器电路1060。其中，反相 器电路1060用于向与门1003输送PWM信号。
[0066] 锯齿波发生器1001、比较器1002、与门1003、RS触发器1004与驱动器1005的连接方 式与工作过程与上文相同，这里不再赘诉。
[0067]异步计时器电路一输入端接收计数器505输出的Tdmg，另一输入端接收RS触发器 1004输出的PWM信号，输出端输出控制反相器电路1060的控制信号；
[0068] 反相器电路1060包括反相器1061、模拟反相器以及由电容C0-C4与开关SW0-SW4组 成的并联电路。其中，模拟反相器包括电流源1062和开关管1063,用于控制延时时间，需要 说明的是，本实施例中延时时间的最小值或初始值可以由电流源1062自身的寄生电容决 定，也可以通过并联的电容决定。
[0069] 该并联电路中每条支路包括一个开关与一个电容，开关的一端通过电容接地，另 一端连接至反相器1061的输入端。反相器1061的输出端连接至与门1003的一个输入端，模 拟反相器中的开关管1063的栅极连接至RS触发器1004的输出端，源极接至地，漏极与电流 源1062的输出端的相交，该交点连接至反相器1061的输入端，电流源1062的输入端接至电 源VDD，其中，模拟反相器的工作过程为：
[0070] 当开关管1063接收到的PWM信号为高电平时，开关管1063漏极与源极间导通，由于 开关管1063的导通电阻很小，因此其漏极输出低电平，同时由于1063的导通电阻很小，其对 电容C0-C4的放电速度很快，因此开关管1063的漏极从高电平翻转到低电平的时间可以忽 略不计；
[0071] 当开关管1063接收到的PWM信号为低电平时，开关管1063的漏极与源极间截止，因 此电流源1062通过开关管1063的漏极向电容充电，漏极输出高电平。电流源1062向电容充 电需要一段时间，一段延迟时间后达到反相器1061的翻转电平，反相器1061对输入电平进 行翻转输出。
[0072]异步计时器电路中DFF1-DFF5的同相输出端输出的控制信号控制反相器电路1060 中开关SW0-SW4的断开与闭合;异步计时器电路的连接方式与工作过程与上文相同，在此不 再赘诉。
[0073] 延时电路1006的工作过程如下：
[0074]当Tdmg = 0时，异步计时器电路正常工作，输出从00000到11111的电平信号，控制 反相器电路中的开关SW0-SW4;反相器电路中开关管1063将RS触发器1004输出的PWM信号送 至反相器1061的输入端，此时电流源1062对并联电路中开关闭合的所在支路上的电容进行 充电，充电过程中被充电的电容电压升高，当反相器电路中的并联电路的电压达到翻转电 平时，如1/2VDD，反相器1061将其输入信号的电平取反，并输出至与门1003;
[0075] 延时电路通过异步计时器和反相器电路1060改变延迟时间，以至于ΠΜ信号的脉 宽增大，即Gate信号的开启时间增加，致使去磁时间的宽度也在相应的逐步增加。在这一过 程中，如果去磁时间增加到可以满足对FB信号的采样时Tdmg=l，异步计数器被重置，电容 C0-C4断开，模拟反相器的延迟时间被恢复到最小值或初始值。因此，电容充电的时间长短 决定了系统能够调节的程度，根据应用环境的不同，如输入电压范围、输出电压、输出电流 范围和变压器匝数比等等，需要调整异步计数器的位数、电容C0-C4的容值及排列方式和电 流源的大小。当Tdmg信号再次处于低电平时，异步计时器电路再次触发反相器电路进行工 作，如此周而复始。
[0076]图11为本发明实施例提供的一种基于交流-直流转换器的输出电压采样的方法流 程图。由于FB信号与输出电压成正比，从而可得到输出电压，因此如图11所示，该采样方法 包括：
[0077]步骤S111、接收FB信号，对FB信号进行采样，输出电压VFB;
[0078] 步骤S112、将电压VFB与参考电