专利名称：宽带码分多址通信系统中的数字成形滤波器的制作方法
技术领域：
本发明涉及无线移动通信系统中数字信号处理技术，更具体地指一种宽带码分多址通信系统的中的数字成形滤波器。
当今无线通信系统正持续高速地发展，已有频谱资源越来越贫乏，采用宽带码分多址(WCDMA)技术可以在有限的频率范围内增加用户数量，有效的滤波器可以进一步提高频谱的利用率。无论是WCDMA系统，还是现在流行的全球移动通信系统(GSM)、IS-95(95年发布的窄带CDMA标准)系统，或者其它数字调制系统都采用了有效的滤波措施。
在数字通信系统中，脉冲通过带限成形滤波器信道时，脉冲会在时间上延伸，每个符号的脉冲将延伸到相邻符号的时间间隔内，这会造成码间干扰，并导致接收机在检测一个符号时发生错误的概率增大。减少符号间干扰的最简单方法是增加信道带宽，可是频率资源非常有限，要求信道占用很宽的带宽是不可能的。脉冲成形滤波器既可以减少调制带宽、抑制带外辐射，又可减少码间干扰。
无线移动通信系统中在相邻信道内，本信道的带外辐射一般要求衰减很大，这种操作很难在射频频段来实现，因此脉冲成形都在基带或者中频进行。近30年来，对数字滤波器的研究越来越受到业内更多的人们所重视，一般来说，滤波器性能越高实现起来越复杂。在IS-95中规定了成形滤波器采用升余弦形式，其频谱特性要求大于740KHz以外的频谱衰减大于40dB，并给出了有限冲击响应(FIR)滤波器的48个系数，在具体结构上，采用了经典的FIR滤波器结构，其数学表达式为如下公式y(n)＝∑h(k)x(n-k) (k＝0......N)其中y(n)是第n时刻的滤波器输出，x(n-k)为n-k时刻的滤波器输入，而N为滤波器的阶数，也就是滤波器的系数个数。
结构形式如
图1所示，在图1中，10表示延时器，11表示乘法器，12表示加法器。
由于升余弦滤波器的系数是对称的，所以又用了如图2所示的改进型FIR滤波器来实现，在图2中，10表示延时器，11表示乘法器(在该图中示意了23个乘法器)，12、23、24和25均表示加法器。在这种结构中，系数相同的项，先做加法运算，再做乘法运算，这样可以减少乘法的次数，进而降低实现的资源，实现简单，滤波器线性相位也可以保证。
然而，第三代无线通信系统必须能够提供与有线通信质量相同的话音服务，并且能根据无线环境的不同来提供从144Kbps至2Mbps的数据传输服务。使用的环境差异很大，数据速率也比较高，这对滤波器要求很严格。第三代无线移动通信的3GPP(3rd Parnership Project译为第三代合作项目)规定WCDMA中成形滤波器采用滚降因子α＝0.22的根升余弦滤波器，如果达到带外衰减为-40dB以上，滤波器的阶数很高，采用IS-95的滤波器结构将会更加为复杂，实现高阶滤波器，占用的逻辑单元也更庞大，所以必须寻找另一种满足第三代无线移动通信指标的要求，又能降低资源的新数字成形滤波器。
为此，针对上述问题，本发明的目的是提供一种宽带码分多址通信系统中的数字成形滤波器，以使成形滤波器在满足要求的同时，又能降低资源、占用的逻辑单元少。
为了实现上述目的，本发明采用如下技术方案该成形滤波器包括并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源，其中并串转换器将m位宽度的并行输入数据信号转换为m级的串行信号；移位寄存器组，由至少二个或二个以上的移位寄存器组成，接收并串转换器输出的串行信号，移位寄存器组的多组输出作为查询表的地址；查询表组，由至少二个或二个以上查询表单元组成，每个查询表单元均是一个多输入一输出查询表，查询表组的输出送到比例累加器组；比例累加器组，由至少二个或二个以上的比例累加器组成，比例累加器的数量与查询表组内的查询表单元的数量相同，比例累加器组的输出送到输出选择器；输出选择器有多个输入，一个输出，依次选择各个结果输出；全局控制器产生输入锁存使能信号、并串转换控制信号、比例累加器控制信号、输出控制信号；
时钟源为上述各部分提供高速时钟。
所述的移位寄存器包含的D触发器个数与成形滤波器输入数据的位宽相同，且移位寄存器输出个数与成形滤波器的内插相同并分别对应后面的查找表单元的地址。
所述的查询表组中的每一个查询表单元均由多输入端、一输出端的小查询表构成。
由于采用了并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源构成了本发明的成形滤波器，尤其是移位寄存器组包含的D触发器个数与成形滤波器输入数据的位宽相同，且移位寄存器输出个数与成形滤波器的内插相同并分别对应后面的查找表单元的地址。因此，本发明的与传统的滤波器结构相比其最大的优点是利用高深度移位寄存器组的不同抽取结构，实现了多相位滤波器，其结构更为简单，达到逻辑资源的最大共享。下面结合附图和实施例，对本发明作一详细地说明图1为传统的FIR滤波器结构示意图。
图2为传统的另一种FIR滤波器结构示意图。
图3为传统的成形滤波器工作原理示意图。
图4为图3中S(k)、S’(k)、S”(k)信号波形图。
图5为本发明的成形滤波器结构示意图。
图6为本发明实施例成形滤波器的并串转换器结构示意图。
图7为本发明实施例成形滤波器的移位寄存器结构示意图。
图8为本发明实施例成形滤波器的查询表结构示意图。
图9为本发明实施例成形滤波器的比例累加器结构示意图。
图10为本发明实施例成形滤波器输出选择器示意图。
图11为本发明实施例成形滤波器全局控制器示意图。
请参阅图3所示，WCDMA系统的所采用的成形滤波器为内插滤波器结构，其工作原理是，30为过采样器，31为内插滤波器。码片速率fs(ChipRate)数据经过过采样器30，速率变为nfs，采样点为一个信号样点和n-1个0，再经过内插滤波器，产生频率为nfs的数据。为了说明问题，在图3中采用n＝4。因此，输入信号S(k)经过过采样30、内插滤波器31后，其码片速率fs均变为4fs，其中的S(k)、S’(k)、S”(k)信号的波形请见图4所示。
请继续参阅图5所示，该成形滤波器包括并串转换器40、移位寄存器组41、查询表组42、比例累加器组43、输出选择器44、全局控制器45、时钟源46，其中并串转换器40将m位宽度的并行输入数据信号(datain)转换为m级的串行信号；移位寄存器组41，由至少二个或二个以上的移位寄存器组成，接收并串转换器输出的串行信号，移位寄存器组41的多组输出作为查询表的地址；查询表组42，由至少二个或二个以上查询表单元组成，每个查询表单元均是一个多输入一输出查询表，查询表组42的输出送到比例累加器组43；比例累加器组43，由至少二个或二个以上的比例累加器组成，比例累加器的数量与查询表组42内的查询表单元的数量相同，比例累加器组的输出送到输出选择器44；输出选择器44有多个输入，一个输出，依次选择各个结果(dataout)输出；全局控制器45产生输入锁存使能信号、并串转换控制信号、比例累加器控制信号、输出控制信号；时钟源46为上述各部分提供高速时钟。
在上述的成形滤波器中，移位寄存器包含的D触发器个数与成形滤波器输入数据的位宽相同，且移位寄存器输出个数与成形滤波器的内插相同并分别对应后面的查找表单元的地址。即，所述的移位寄存器组41中的每一个移位寄存器由m个D触发器组成，每n个D触发器均抽取一个输出以对应后面的查找表单元的地址(其中，m＞n)。
所述的查询表组42中的每一个查询表单元均由多输入端、一输出端的小查询表构成。
工作过程是输入信号(datain)为mbits，速率为Fs，采样速率为nFs，控制模块以Fs的频率控制输入锁存器采集数据，并串转换器以mFs速率进行并串转换，相位1至相位n滤波器全部并行工作，直到输出选择器，控制模块以nFs速率选择成形滤波器的输出。假定成形滤波器为p阶，并串转换器40将并行的m位宽度的数据转化为m级的串行数据；移位寄存器组41内部有多个m级深度的移位寄存器组成，移位寄存器组有多组输出，作为查询表单元的地址。如果n倍内插，则移位寄存器组有n组输出，查询表单元地址的宽度为p/n，如果p/n不为整数，那么查询表单元的地址宽度就可以不相同，保证地址为整数位；查询表组42中的每个查询表单元内部存储的内容不相同；每个系统周期内，查询表单元输出滤波器算法的部分结果，m个周期，输出滤波器的全部部分结果，所以查询表单元的输出送到比例累加器组43。对应比例累加器组有n个比例累加器，比例累加器组输出n个结果，送到输出选择器44，依次选择各个结果输出。全局控制器45产生全部逻辑的控制信号，包括输入锁存使能信号OE、并串转换控制信号P-S、比例累加器控制信号add-sub1、add-sub2、add-sub3、add-sub4和输出控制信号sel等。时钟源46提供高速时钟clk。
并串转换器40如图6所示，并串转换器40包括锁存器40_1和并串转换寄存器40_2，输入数据(datain)在输入锁存器40_1的使能端oe允许时锁存，并串转换器寄存器40_2在p-s控制下将m位宽度的并行数据转化为m级的串行数据。
移位寄存器组41如图7所示，内部有q个m级深度的移位寄存器组成，移位寄存器所采用的D触发器个数与m级深度相一致，移位寄存器组41中的每个移位寄存器均有多个抽头，对应不同的查询表单元的地址。对于n倍内插滤波器，每个寄存器组的第n级延迟输出对应查询表单元1，每个寄存器组的第2n级延迟输出对应查询表单元2，每个寄存器组的第3n级延迟输出对应查询表单元3，......，每个寄存器组的第nn级延迟输出对应查询表单元n。在该图中，q取值为4如图8所示，查询表组42的查询表单元1的内容由系数1、n+1、2n+1、......构成，查询表单元2的内容由系数2、n+2、2n+2、......构成，查询表单元3的内容由系数3、n+3、2n+3、......构成，......，查询表单元n的内容由系数n、n+n、n+2n、......构成。各个查询表的内容都是{系数1，系数2，......，系数p}的一个子集。查询表单元1至查询表单元n，都是多输入，一输出。在该图中，示意了四个查询表单元42-1、42-2、42-3、42-4。
如图9所示，比例累加器43在m个周期内，查询表输出的每个结果，按比例累加，并在加减(add-sub)信号的控制下做减法运算。同样在该图中示意了四个比例累加器43-1、43-2、43-3、43-4。
如图10所示，输出选择器44有n个输入，一个输出，输出选择器44的输出即为成形滤波器最终的输出。在该图中，n取值为4。
如图11所示，全局控制器45控制输入寄存器选择输入数据并进行并串转换，控制比例累加器的加减运算，控制输出选择器选择输出等。该图中，add_sub1、add_sub2、add_sub3、add_sub4为四个加减输出端、clk为时钟输入端。
为了便于说明问题，下面我们取滤波器阶数p为80、数据宽度m取16、内插因子N取4(即p＝80，n＝4，m＝16)为例来说明本发明的成形滤波器的工作原理移位寄存器深度为16，滤波器相位1对应查询表单元1，其地址为每个移位寄存器的第四个D触发器的输出，共20位，查询表单元1由5个四输入一输出的小查询表组成，输出由4加法器相加，每个加法器的输出均需要加锁存。查询表的输出到达比例累加器，每16个周期中，比例累加器按比例累加15次，第16次减去相应的输入。滤波器相位2对应查询表单元2，其地址为每个移位寄存器组的第八个D触发器的输出，其他操作同相位1。滤波器相位3对应查询表单元3，其地址为每个移位寄存器组的第十二个D触发器的输出，其他操作同相位1。滤波器相位4对应查询表单元4，其地址为每个移位寄存器组的第十六个D触发器的输出，其他操作同相位1。
输出选择器的输入是4个速率为Fs的数据，输出选择信号sel速率为4Fs，所以输出数据速率为4Fs。
利用现有的滤波器结构来实现80阶根升余弦滤波器，占用资源约2000LC，而采用本发明的成形滤波器却只需要约900LC。
第三代无线通信系统采用了数字中频技术，数字滤波器是其中的一个重要部分。在中频进行数字滤波，要求滤波器工作在较高的速度，当前的微电子技术为实现这一技术提供了强有力的支持。
利用本发明设计滤波器，经过单板验证，对滤波器的输出做谱分析，得到滤波器性能与理论分析一致。80阶根升余弦滤波器，利用Matlab对浮点系数仿真得到其性能为在2.5MHz带宽外衰减大于40dB。
权利要求
1.一种宽带码分多址通信系统中的数字成形滤波器，其特征在于，该成形滤波器包括并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源，其中并串转换器将m位宽度的并行输入数据信号转换为m级的串行信号；移位寄存器组，由至少二个或二个以上的移位寄存器组成，接收并串转换器输出的串行信号，移位寄存器组的多组输出作为查询表的地址；查询表组，由至少二个或二个以上查询表单元组成，每个查询表单元均是一个多输入一输出查询表，查询表组的输出送到比例累加器组；比例累加器组，由至少二个或二个以上的比例累加器组成，比例累加器的数量与查询表组内的查询表单元的数量相同，比例累加器组的输出送到输出选择器；输出选择器有多个输入，一个输出，依次选择各个结果输出；全局控制器产生输入锁存使能信号、并串转换控制信号、比例累加器控制信号、输出控制信号；时钟源为上述各部分提供高速时钟。
2.如权利要求1所述的宽带码分多址通信系统中的数字成形滤波器，其特征在于，所述的移位寄存器包含的D触发器个数与成形滤波器输入数据的位宽相同，且移位寄存器输出个数与成形滤波器的内插相同并分别对应后面的查找表单元的地址。
3.如权利要求1所述的宽带码分多址通信系统中的数字成形滤波器，其特征在于，所述的查询表组中的每一个查询表单元均由多输入端、一输出端的小查询表构成。
全文摘要
本发明公开了一种宽带码分多址通信系统中的数字成形滤波器,它包括并串转换器、移位寄存器组、查询表组、比例累加器组、输出选择器、全局控制器、时钟源,寄存器组由多个以上的移位寄存器组成,而每个移位寄存器包括m个D触发器,每n(m>n)个D触发器抽取一个输出,移位寄存器组形成的多组输出作为查询表的地址;本发明最大的优点是利用高深度移位寄存器组的不同抽取结构,实现了多相位滤波器,结构简单,达到逻辑资源的最大共享。
文档编号H03H17/02GK1344066SQ00125310
公开日2002年4月10日 申请日期2000年9月21日 优先权日2000年9月21日
发明者牛仁朝, 李刚 申请人:华为技术有限公司