专利名称：快速纠多位错的编码译码器的制作方法
快速纠多位错的编码译码器属于数字通信、计算机网络数据传输等技术领域内进行纠错的一种芯片。
考虑到目前国内外广泛采用的纠错编码器和译码器具有速度慢、结构复杂、纠错能力差(纠错位数少)，错误位的不同纠错费时不同，且超出了允许的错误位时，可能出现“死机”或“乱纠”的现象。如英国专利GB2069-732属纠一位错误的BCH码，编码和译码分别使用两个装置，硬件电路复杂，对于码长为n，监督码长为r的BCH码，它的编码器和译码器所需要的寄存器级数分别大于或等于2n+3r和2n+4r。又由如日本三菱电机株式会社专利号95103547.9，它的纠错编码器采用移位生成校验码位，而对解码器部分也需要把校正字发生器经过若干次移位才能得到所需校正字，这样将增加电路复杂程度和增加纠错的时间。
本发明快速纠多位错的编码译码器其目的在于克服上述编码器、译码器的缺点，提供一种结构简单，实现容易，工作可靠，具有一定的超限纠错能力和较强的超限检错能力，能快速纠多位错的编码器和译码器的技术方案和实例电路。
图-1为纠错编码器和串行输出框图。方框i为并行对k位信息码编码产生r位监督码[P]，可用方程组(1)或与其对应的逻辑关系表示的ROM或PLD实现；方框ii为n＝k+r位可预置右移移位寄存器；SD0为右移串行输出n位信息序列发送；方框iii为与逻辑门，其输出提供移位寄存器的时钟信号，即方框ii的输入时钟，SYCLOCK为系统时钟。另一个信号EN为使能信号，EN＝0封锁与门，方框ii的CP信号被封锁，同时EN信号还控可预置数据的移位寄存器，并行置数或者移位工作，当EN＝0时，信息码和监督码并行置入寄存器中，当EN＝1时，右移输出发送信息。EN＝1的持续时间为n个系统时钟周期。
图-2为串行输入和并行纠错译码器框图。方框I为n位右移寄存器，n＝k+r，其中k为信息码[D]的位数，r为编码产生的监督码[P]的位数，[P]在前[D]在后串行输入，并行输出[D]+[P]n位信息。方框II为校正字[C]逻辑，对t＝3，校正字[C]由方程组(3)的逻辑关系构成，对t＝5，校正字[C]由方程组(4)构成，并行对n位[D]+[P]信息译码。方框III为错误位置及错误类型译码逻辑，对纠三位错的逻辑关系由表一3所示的ROM数据表实现，[R]输出，[C]输入；对纠五位错或更多位错的逻辑关系也用类似的ROM数据表形式实现。方框IV为纠错校正逻辑，
为k位校正后的并行输出信息码，其输入为[R]与[D]及Z的异或逻辑，由方程组(5)和方程组(6)构成，Z为超限输出信号。
本发明是这样实现的。设需要传输的信息或数据块，分成k位一组，本说明以k＝8为例，给出方程组或电路。K取得少，可提高纠错效果，即提高纠错率，同时也可简化电路。监督码元为r位，r的位数和纠错位t有关，r＝t+1+b，b≥t。b位码是用来确定错误位置的循环码。t+1位的循环码是用来确定错误类型的循环码。如纠三位错t＝3，b＝3，则监督码r＝3+1+3＝7，(如t＝5，b＝6，r＝5+1+6＝12；又如t＝6，b＝7，r＝6+1+7＝14)。信息码用[D]＝[d7，d6，d5，d4，d3，d2，d1，d0]表示，对纠三位错的监督码用[P]＝[p7，p6，p5，p4，p3，p2，p1]表示，对纠五位错的监督码用[P]＝[p12，p11，p10，p9，p8，p7，p6，p5，p4，p3，p2，p1]表示。编码后需要发送的数码序列为[N]＝[D]+[P]。以纠三位错为例[N]＝[D]+[P]＝[d7，d6，d5，d4，d3，d2，d1，d0，p7，p6，p5，p4，p3，p2，p1]右移传输，码长n＝k+r＝15。一、构造纠多位错的高速编码器纠三位错的编码[P]由方程组(1)实现 若此编码[P]由ROM或PLD实现，则信息码元[D]作为地址信号输入，监督码元[P]作为数据输出，如表-1所示[P]与[D]的关系。
表-1监督码元[P]与[D]的关系 对于纠五位错的监督码元[P]与[D]的编码由方程组(2)实现 或者由表-2给出的ROM或PLD实现。
表-2 纠五位错[P]与[D]的关系表。表中为[P]值的十六进制数 二.构造纠多位错的译码器译码器由三部分组成，均为组合逻辑。仍以信息码元k＝8为例，说明各部分的构造。1.校正字[C]＝[cr...c5，c4，c3，c2，c1，c0]的构成，由方程组(3)实现纠三位错的校正字[C]，方程组(4)实现纠五位错的校正字[C]。或者分别由15×7或20×12的PLD与或阵列实现。
2.错误类型与错误码位[R]生成逻辑对于纠三位错的[R]与[C]的逻辑关系，用表-3的ROM数据表来实现。
表-3 纠三位错[R]与[C]的对应关系 对于纠五位错的[R]与[C]的逻辑关系，也可用类似的ROM数据表来实现。3.输出校正逻辑的构造。(1)超限信号z＝r7r6r5r4r3r2r1r0(5)(2)校正输出 译码器电路图如附图
-2所示。
与国内外类似专利相比，本发明具有如下特点(1)、纠错速度快。因为全部采用组合逻辑推理电路实现编码和译码，只须几个门的延迟时间。(2)、电路简单。就译码器和编码器而言，电路在一块芯片内，不须调试，工作可靠稳定。(3)、纠错能力强。它能完全纠正允许范围内的突发性群码错误。(4)、对错误码位超限的情况下，输出的信息码[O]将和接收到的信息码[D]相同，不予纠正，不会出现死机或乱纠现象。若错误码位仅出现在监督码位[P]之内时，即便出现错误码超限的情况下，仍能正确接收到信息。超限情况下可发出信号Z＝1。(5)、成本低，体积小，便于推广使用。批量制造专用集成芯片，每片的成本少于10元。(6)、适宜缩短编码，信息分成8位或16位一组发送。上述电路和方程均按8位的信息分组发送。按16位分组，亦可用类似的方法构造电路。
权利要求
1.一种快速纠多位错的编码译码器，其特征在于缩短信息码元的位数k，采用组合逻辑进行编码和译码纠错。
2.按照权利要求1所述的一种快速纠多位错的编码译码器，其特征在于所述纠错编码器部分的构造，是由信息码元[D]产生监督码元[P]，采用组合逻辑实现，信息码元取k＝8时，纠三位错码(即t＝3)的编码器由方程组(1)的逻辑关系实现，或者由表-1的[P]与[D]的逻辑关系实现；信息码元取k＝8时，纠五位错码(即t＝5)的编码器由方程组(2)的逻辑关系实现，或者由表-2的PROM或ROM逻辑关系实现；对取t≥6时，或者k≥16时，其编码器也可用同样的形式实现编码。 表-1监督码元[P]与[D]的关系 表-2纠五位错[P]与[D]的关系表。表中[P]值为十六进制数
3.按照权利要求1所述的一种快速纠多位错的编码译码器，其纠错译码器部分的特征在于除移位寄存器用作串行输入信息外，其余是，校正字[C]、错误位置和错误类型诊断[R]以及纠错校正逻辑和超限信号，全部采用组合逻辑。
4.根据权利要求3纠错译码器所述的校正字[C]其特征在于并行对[D][P]译码，当信息码元位数取k＝8位，对纠三位错的校正字[C]由方程组(3)的组合逻辑关系实现，或由方程组(3)对应的ROM数据表的形式实现；对k＝8，t＝5，纠五位错的校正字[C]由方程组(4)的逻辑关系实现，或者由方程组(4)对应的ROM数据表形式实现；
5.根据权利要求3纠错译码器所述的错误位置和错误类型诊断[R]逻辑，其特征在于不需要移位寄存器，采用组合逻辑，并且错误类型和信息码元的错误位置诊断一次同时完成，校正字[C]作为输入变量，[R]输出为错误位置及错误类型，对监督码元的错误需要校正，而对监督码元的错误不需校正，对信息码元k＝8位，t＝3，纠三位错时，错误位置及错误类型的诊断逻辑[R]由表-3的ROM数据表关系实现；表-3 纠三位错[R]与[c]的对应关系 而k＝8，t＝5，或者k≥16，t≥6，错误位置及错误类型诊断[R]与[C]的逻辑关系可用类似的ROM数据表形式实现。
6.根据权利要求3纠错译码器所述的纠错校正逻辑和超限信号逻辑，对信息元码k＝8时，由方程组(5)和方程组(6)实现，其特征在于，错误位≤t时，快速校正信息码元中的错误码位，而监督码元的错误不需要纠正；若错误码位仅出现在监督码元[P]时，不管错误位是否超限仍能正常工作，输出正确的信息码元
，若错误位超限，输出超限信号Z，对纠错位数t不同时，其电路均采用相同的逻辑；对k≥16时增加其对应位数的码元即可。超限信号z＝r7r6r5r4r3r2r1r0……………………(5)校正输出
全文摘要
快速纠多位错的编码译码器,属于数字通信、计算机网络数据传输等技术领域内进行纠错的一种芯片。编码器是把被传输的信息码并行编码;译码器是并行对多个信息码位译码。编码器和译码器均由组合逻辑构成,这使得处理时间最大限度地缩短。它能纠正突发性群码码位≤t的错误,且具有一定超限纠错能力和较强的超限检错能力,结构简单,实现容易,工作可靠,纠错译码只需若干个门的传输延迟时间,适用于一切要求纠错能力强的数字通信场合。
文档编号H03M13/00GK1288291SQ00129198
公开日2001年3月21日 申请日期2000年10月13日 优先权日2000年10月13日
发明者王藩任 申请人:太原理工大学