专利名称：主从触发电路的制作方法
技术领域：
本发明涉及降低了功率消耗的主从触发电路。
时钟输入驱动器21由包括P沟道MOS晶体管(下称“Ptr”)21a和N沟道MOS晶体管(下称“Ntr”)21b的反相器和包括Ptr 21c和Ntr 21d的反相器，如图所示地连接而成，对于输入的时钟信号(CLK)，输出正相时钟信号T和反相时钟信号TC。
另外，主锁存电路22由两个开关元件22a、22b和由Ptr 22c和Ntr22d组成的反相器以及由Ptr 22e和Ntr 22f组成的反相器如图所示地连接而成，数据信号(D)在开关元件22a处输入。
从锁存电路23也具有相同的构成，由两个开关元件23a、23b、Ptr23c和Ntr 23d组成的反相器以及由Ptr 23e和Ntr 23f组成的反相器如图所示地连接而成，在开关元件23a输入主锁存电路22的输出。
输出驱动器24由两个反相器构成，这些反相器由Ptr 24a和Ntr 24b组成以及由Ptr 24c和Ntr 24d组成，这些反相器输入从锁存电路23的输出QC、Q，该驱动器24分别输出正相数据信号Qout和反相数据信号Qcout。
各开关元件22a、22b、23a、23b分别用Ptr和Ntr构成，根据从时钟输入驱动器21输入的正相时钟信号T和反相时钟信号TC进行开/关。具体地说，开关元件22a和22b一方为开时另一方为关地交替开/关，对于开关元件23a、23b也一样，交替地进行开/关，另外，其开/关的定时，开关元件22a与23b相同，开关元件22b与23a相同。
这些各个开关元件开/关、时钟信号(CLK)高电平(以下称为“H”)或低电平(以下称为“L”)的关系是预先决定的。
例如，时钟信号(CLK)为“L”时，主锁存电路22的开关元件22a设为“开”时，此时开关元件22b如前所述为“关”，数据信号(D)通过开关元件22a，输入Ptr 22c、Ntr 22d、Ptr 22e和Ntr 22f的电路，由该Ptr 22e和Ntr 22f组成的反相器输出。此时，从锁存电路23的开关元件23a为“关”。此状态为主锁存电路的通过状态，是由数据信号(D)装入新值的状态。
另一方面，上述状态下，从锁存电路23的开关元件23b为“开”，从锁存电路23变为数据保持状态(保持前值)。
相对地，时钟信号(CLK)为“H”时，变为与上述相反的动作，主锁存电路22变为数据保持状态，从锁存电路23变为数据通过状态。
这样，主锁存电路22和从锁存电路23按照时钟信号(CLK)反复进行保持或通过动作，输出驱动器24输出正相数据信号Qout和反相数据信号Qcout。
(本发明要解决的问题)传统的主从触发器电路由于具有以上的构成，所以按照时钟信号(CLK)进行动作的晶体管需要Ptr 21a、Ntr 21b、Ptr 21c、Ntr 21d以及4个开关元件22a、22b、23a、23b的各个Ptr和Ntr合计12个，时钟信号每次对它们的栅极引起动作，都使各栅极所保持的寄生电容(栅极电容)有充放电电流流动，因此存在引起功率消耗，妨碍半导体集成电路功率消耗降低的问题。
鉴于上述问题，本发明旨在获得一种降低功率消耗的主从触发电路。
图2(c)是表示时钟信号CLK1为“L”时作为图1中从锁存电路一部分的反相器的构成说明图；图3(a)是表示时钟信号CLK1为“H”时作为图1中主锁存电路一部分的反相器的构成说明图；图3(b)是表示时钟信号CLK1为“H”时作为图1中从锁存电路一部分的NAND门的构成说明图；图3(c)是表示时钟信号CLK1为“H”时与图1中从锁存电路相当的RS触发器的构成说明图；图4是表示按照本发明实施例2的主从触发电路的构成图；图5是表示按照本发明实施例3的主锁存电路变形例的构成图；图6是表示按照本发明实施例3的从锁存电路变形例的构成图；图7是表示传统的主从触发电路的构成图。
本发明的实施例以下参照
本发明的实施例。
实施例1主从触发电路在按照时钟信号动作的晶体管和按照输入数据信号动作的晶体管构成的情况下，按照时钟信号动作的晶体管，以高的频率进行开/关，消耗功率。另一方面，输入数据信号电平的变化并不以高的频率进行。这里，例如，即使按照输入数据信号动作的晶体管数量多，按照输入数据信号动作的晶体管所消耗的功率与按照时钟信号动作的晶体管消耗的功率相比仍旧少。例如，一个按照时钟信号动作的晶体管消耗的功率大致等于10个按照输入数据信号动作的晶体管所消耗的功率。这里，在实施例1和实施例2中，减少按照时钟信号动作的晶体管数目。
图1是按照本发明实施例1的主从触发电路的构成图。在图1中，1是由漏极互连的P沟道型MOS晶体管(以下表示为“Ptr”)Ptr1和N沟道型MOS晶体管(以下表示为“Ntr”)Ntr1构成的时钟输入驱动器。时钟输入驱动器1上，输入时钟信号CLK1(或时钟信号)输入Ptr1和Ntr1的栅极，得到整形后反相的时钟信号(CLK2)，反相时钟信号(CLK2)从漏极连接点输出。
2是由漏极互连的Ptr2和Ntr2构成的数据输入驱动器。数据输入驱动器2上，数据输入信号(D)输入Ptr2和Ntr2的栅极，在线L1上输出输入信号和正相的输入数据信号(D)，与此同时，把反相了输入信号的输入数据信号(DC)从漏极连接点输出到线L2。
另外，3是由源极连接到电源Vdd线L3的Ptr3和源极连接到接地(GND)端子的Ntr3构成的电路设定控制装置。电路设定控制装置3，时钟信号CLK2输入Ptr3和Ntr3的栅极，通过分别开关控制从电源Vdd线L3经Ptr3通向第一电路设定线L4(VO)的电流，或从第二电路设定线L5(GO)通过Ptr4流向接地(GND)端子的电流，籍此分别把后述的主锁存电路6和从锁存电路7切换到数据通过电路状态或数据保持电路状态的设定。
6是主锁存电路，由Ptr4～11和Ntr4～7构成，通过电路设定控制装置3的第一电路设定线L4(VO)(或第一线)和第二电路设定线L5(GO)(或第二线)，切换成数据通过电路状态或数据保持电路状态，输入正相输入数据信号(D)及反相输入数据信号(DC)，输出正相输出数据信号P和反相输出数据信号PC。详细地说，Ptr4和Ptr10的源极连接到电源Vdd线L3，Ptr6和Ptr8的源极连接到第一电路设定线L4，Ptr5的源极连接Ptr4的漏极，Ptr7的源极连接Ptr6的漏极，Ptr9的源极连接Ptr8的漏极，Ptr11的源极连接Ptr10的漏极。Ptr4和Ntr7的源极连接第二电路设定线L5，Ptr5和Ntr6的源极连接接地端子GND，Ptr5、Ptr7、Ntr4和Ntr5的漏极连接线L7，Ptr9、Ptr11、Ntr6和Ntr7的栅极连接线L6。Ptr9、Ptr11、Ntr6的栅极连接线L7、Ptr5、Ptr7和Ntr5的栅极连接线L6，Ptr4、Ptr8和Ntr4的栅极连接线L1，Ptr6、Ptr10和Ntr7的栅极连接线L2。
另外，7是从锁存电路，由Ptr12～15和Ntr8～15构成，通过电路设定控制装置3的第一电路设定线L4(VO)和第二电路设定线L5(GO)，切换为数据通过电路状态或数据保持电路状态，从主锁存电路6输入正相输出数据信号P和反相的输出数据信号PC，输出正相输出数据信号Q和反相的输出数据信号QC。详细地说，Ptr13和Ptr14的源极连接电源Vdd线L3，Ptr12和Ptr15的源极连接第一电路设定线L4。Ntr11和Ntr13的源极连接第二电路设定线L5，Ntr9和Ntr15的源极连接接地端子GND，Ntr8的源极连接Ntr9的漏极，Ntr10的源极连接Ntr11的漏极，Ntr12的源极连接Ntr13的漏极，Ntr14的源极连接Ntr15的漏极。Ptr12、Ptr13、Ntr8和Ntr10的漏极连接线L9，Ptr14、Ptr15、Ntr12和Ntr14的漏极连接线L8。Ptr12、Ntr9和Ntr13的栅极连接线L6，Ptr15、Ntr11和Ntr15的栅极连接线L7，Ptr13、Ntr8和Ntr10的栅极连接线L8，Ptr14、Ntr12和Ntr14的栅极连接线L9。
8是输出驱动器，由漏极互连的Ptr16和Ntr16组成的反相器、漏极互连的Ptr17和Ntr17组成的反相器构成，正相输出数据信号Q输入Ptr16和Ntr16的栅极，反相的数据信号(Qcout)从Ptr16和Ntr16的漏极连接点输出，反相的输出数据信号QC输入Ptr17和Ntr17的栅极，输出反相的数据信号(QCout)。
通过上述构成，Ptr1、3和Ntr1、3共4个晶体管与时钟信号CLK的上升沿和下降沿同步动作。
图2(a)是时钟信号CLK1为“L”时作为图1主锁存电路一部分的NOR门构成的说明图。图2(b)是时钟信号CLK1为“L”时与图1主锁存电路相当的RS触发器的构成说明图。图2(c)是时钟信号CLK1为“L”时作为图1从锁存电路一部分的反相器的构成说明图。
图3(a)是时钟信号CLK1为“H”时作为图1主锁存电路一部分的反相器构成的说明图。图3(b)是时钟信号CLK1为“H”时作为图1从锁存电路一部分的NAND门的构成说明图。图3(c)是时钟信号CLK1为“H”时与图1从锁存电路相当的RS触发器的构成说明图。
接着，就图1的具体动作作一说明。
具有主锁存电路和从锁存电路的主从方式的触发器是这样一种触发器，主锁存电路处于输入数据通过状态时，从锁存电路变为数据保持状态，主锁存电路处于数据保持状态时，从锁存电路变为数据通过状态，这种数据通过和数据保持状态根据时钟信号而相互切换。
如图1所示，对主锁存电路6和从锁存电路7的基本部分设有电路设定控制装置3，该装置3中输入在时钟输入驱动器1中对时钟信号CLK1反相了的时钟信号CLK2。
上述电路设定控制装置3对主锁存电路6和从锁存电路7进行电路设定的切换，使一方处于数据通过状态时另一方处于数据保持状态。这种切换是通过时钟输入驱动器使时钟信号CLK1为“L”，“H”改变第一电路设定线L4和第二电路设定线L5的状态而实现的。
具体地说，为“H”的时钟信号CLK1变为“L”时，从时钟输入驱动器1输出的时钟信号CLK2变为“H”。这样，电路设定控制装置3的Ptr3变为关状态，Ntr3变为开状态。这样第一电路设定线L4变为切离电源Vdd线L3而浮空的电路连接线，第二电路设定线L5变为接地线。
在第一电路设定线L4和第二电路设定线L5处于上述状态的情况下，Ptr6～Ptr9、Ptr12、15从不施加电源变为高阻抗，Ntr4、7、11、13与Ntr5、6、9、15都同样接地，这样，主锁存电路6中，如图2(a)所示，用Ptr4、5和Ntr4、5形成一个NOR门(NOR1)。
同样地，尽管图中没有示出，Ptr10、11和Ntr6、7形成另一个NOR门(NOR2)。
上述NOR1的输出输入NOR2，NOR2的输出输入NOR1，如图2(b)所示，形成RS触发器。
上述RS触发器器的NOR门(NOR1)的输入端是Ptr4和Ntr4各门的连接点，这里，输入来自数据输入驱动器2的正相输入数据信号D(图2(a))。另外，NOR门(NOR1)的输出端是与Ptr5和Ntr5的连接点，由此输出反相的输出数据信号PC(图2(a))。
此外，另一方的NOR门(NOR2)的输入端是Ptr10和Ntr7各门的连接点，这里，从数据输入驱动器2输入反相了的输入数据DC。另外，另一方的输出端是与Ptr11和Ntr6以及Ntr7的连接点，由此输出正相输出数据信号P。
另外，正相输出数据信号P反馈到Ptr5和Ntr5各门的连接点(图2(a))。此外，反相的输出数据信号PC反馈到Ptr11和Ntr6各门的连接点，以此形成交叉连接。
这里，在正相输入数据信号D变为“H”的情况下，其反相输入数据信号DC变为“L”，图2(a)所示的NOR门(NOR1)上，Ntr4变为开，Ptr4变为关，为“L”的反相输出数据信号PC从NOR门(NOR1)输出到线L7。此外，NOR门(NOR2)上，由于为“L”的反相输入数据信号DC以及为“L”的反相输出数据信号PC，Ptr6变为关，Ntr7变为关，Ptr10变为开，Ptr11变为开，为“H”的正相输出数据信号P从NOR门(NOR2)输出到线L6。
另外，除Ptr10、11以外，由于“L”的反相输出数据信号PC，Ptr9亦为开，由于“H”的正相输入数据信号D，Ptr8为关，因此Ptr8切断从电源Vdd经由Ptr10、Ptr11、Ptr9、Ptr8向第一电路设定线L4(VO)传输电源电位，防止向从锁存电路7传输电源电位。这里，上述Ptr8为电源电位切断装置。
结果，响应“H”的正相输入数据信号D，向从锁存电路7输出“H”的正相输出数据信号P和“L”的反相输出数据信号PC。
此外，正相输入数据信号D变“L”时，其反相输入数据信号DC变为“H”，在NOR门(NOR2)上，Ntr7变为开，Ptr10变为关，“L”的正相输出数据信号P从NOR门(NOR2)输出到线L6。另外，图2(a)所示的NOR门(NOR1)上，由于“L”的正相输入数据信号D和“L”的正相输出数据信号P，Ntr4变为关，Ntr5变为关，Ptr4变为开，Ptr5变为开，“H”的反相输出数据信号PC从NOR门(NOR1)输出到线L7。此外，除Ptr4、5外，由于“L”的正相输出数据信号P，Ptr7亦为开，由于“H”反相输入数据信号DC，Ptr6为关，籍此Ptr6切断电源Vdd经由Ptr4、Ptr5、Ptr7、Ptr6向第一电路设定线L4(VO)的电源电位传输，从而防止向从锁存电路7传输电源电位，这里，上述Ptr6为电源电位切断装置。
结果，响应“L”的正相输入数据信号D，“L”的正相输出数据信号P和“H”的反相输出数据信号PC输出到从锁存电路7。
这样，时钟信号CLK1变为“L”时，在形成具有上述构成的RS触发器的主锁存电路6上，接收正相输入数据信号D和反相输入数据信号DC，对正相输入数据信号D和反相输入数据信号DC进行数据通过动作，与正相输入数据信号D同相的正相输出数据信号P设定在主锁存电路6的线L6上，与反相输入数据信号DC同相的反相输出数据信号PC设定在主锁存电路6的线L7上。就是说，主锁存电路6设定为数据通过状态。
一方面，如图2(c)所示，从锁存电路7上，Ptr13和Ntr8～Ntr11形成一个反相器。
同样，尽管图中没有所示，但Ptr14和Ntr12～Ntr15形成另一个反相器。
如图2(c)所示，一个反相器的输入端是Ptr9的栅极，这里从主锁存电路6输入正相输出数据信号P。
同样，上述另一个反相器的输入端是Ntr15的栅极，这里从主锁存电路6输入反相输出数据信号PC。
另外，如图2(c)所示，上述一个反相器的输出端是Ptr13和Ntr8以及Ntr10的连接点，在这里输出反相的输出数据信号QC。
同样，另一个反相器的输出端是与Ptr14和Ntr12以及Ntr14的连接点，从这里输出正相输出数据信号Q。
此外，如图2(c)所示，上述一个反相器的Ptr13和Ntr8、10各栅极的连接点上，输入由另一个反相器设定的正相输出数据信号Q，同样，另一个反相器的Ptr14和Ntr12、Ntr14各栅极的连接点上，输入在图2(c)所示的反相器上设定的反相输出数据信号QC。
输入图2(c)所示的一个反相器的正相输出数据信号Q为“H”时，Ptr13为关，Ntr8、10为开，输入正相输出数据信号的Ntr9或输入反相的输出数据信号PC的Ntr11为开。这样，与正相输出数据信号P和反相的输出数据信号PC无关，反相输出数据信号QC必然变为“L”。另一个反相器上，由于“L”的反相输出数据信号QC，Ptr14为开，Ntr12和Ntr14为关，正相输出数据信号Q变为“H”。这样，与正相输出数据信号P和反相的输出数据信号PC无关，正相输出数据信号Q必定变为“H”。
此外，在图2(c)所示的一个反相器上输入的正相输出数据信号Q为“L”的情况下，Ptr13为开，Ntr8、10为关。于是，与正相输出数据信号P和反相的输出数据信号PC无关，反相的输出数据信号QC必定变为“H”。另一个反相器上，由于“H”的反相输出数据信号QC，Ptr14为关，Ntr12和Ntr14为开，输入正相输出数据信号P的Ntr13或者输入反相输出数据信号PC的Ntr15为开。于是，与正相输出数据信号P和反相输出数据信号PC无关，正相输出数据信号Q必定变为“L”。
这样，从锁存电路7上，即使从主锁存电路6输出的正相输出数据信号P和反相的输出数据信号PC变化，也可以切断正相输出数据信号P和反相的输出数据信号PC，使正相输出数据信号Q和反相的输出数据信号QC不变。这样，从锁存电路7变为数据保持状态，保持紧接在数据保持状态之前的数据通过状态下设定的正相输出数据信号Q和反相的输出数据信号QC。这些保持的正相输出数据信号Q和反相的输出数据信号QC在输出驱动器8上反相，作为正相数据信号Qout和反相的数据信号QCout输出。
此外，“L”的时钟信号CLK1变为“H”时，从时钟输入驱动器1输出的时钟信号CLK2变为“L”。这样，电路设定控制装置3的Ptr3变为开状态，Ntr3变为关状态。于是，第一电路设定线L4变为施加了电源Vdd的电路连接线，第二电路设定线L5变为切离接地而浮空的电路连接线。
此外，第一电路设定线L4和第二电路设定线L5为上述状态时，Ptr6～Ptr9、Ptr12、15从施加电源电位变为动作状态，Ntr4、7、Ntr10～Ntr13由于没有施加接地电位而变为高阻抗状态。
这样，在主锁存电路6一侧由反相器构成，从锁存电路7一侧构成RS触发器。
具体地说，如图3(a)所示，主锁存电路6一侧，Ntr5、Ptr4～Ptr7形成一个反相器。同样，尽管图中没有示出，但Ntr6和Ptr8～Ptr11形成另一个反相器。
图3(a)所示的一个反相器上，来自数据输入驱动器2的正相输入数据信号D输入Ptr4的栅极，来自数据输入驱动器2的反相输入数据信号DC输入Ptr6的栅极。另外，反相输出数据信号PC从与Ptr5、Ptr7和Ntr5的连接点输出。
同样，另一个反相器上，来自数据输入驱动器2的正相输入数据信号D输入Ptr8的栅极，来自数据输入驱动器2的反相输入数据信号DC输入Ptr10的栅极。另外，正相输出数据信号P从与Ptr9、Ptr11和Ntr6的连接点输出。
另外，在图3(a)所示的一个反相器中，在Ptr5、Ptr7和Ntr5各个栅极上，输入由另一个反相器设定的正相输出数据信号P。同样，另一个反相器中，在Ptr9、Ptr11和Ntr6各个栅极上，输入由图3(a)所示的反相器设定的反相输出数据信号PC。
在图3(a)所示的反相器上输入的正相输出数据信号P为“H”时，Ptr5和Ptr7为关，Ntr5为开。这样，与正相输入数据信号D和反相输入数据信号DC无关，反相输出数据信号PC必变为“L”。另一方的反相器上，由于为“L”的反相输出数据信号PC，Ptr9和Ptr11为开，Ntr6为关，输入正相输入数据信号D的Ptr8或输入反相输入数据信号DC的Ptr10为开。这样，正相输出数据信号P变为“H”。于是，与正相输入数据信号D和反相的输入数据信号DC无关，正相输出数据信号P必变为“H”。
另外，在图3(a)所示的反相器上输入的正相输出数据信号P为“L”时，Ptr5和Ptr7为开，Ntr5为关，输入正相输入数据信号D的Ptr4或输入反相输入数据信号DC的Ptr6为开。这样，与正相输入数据信号D和反相输入数据信号DC无关，反相输出数据信号PC必变为“H”。另一方的反相器上，由于为“H”的反相的输出数据信号PC，Ptr9和Ptr11为关，Ntr6为开。于是，正相输出数据信号P变为“L”。这样，与正相输入数据信号D和反相的输入数据信号DC无关，正相输出数据信号P必变为“L”。
这样，主锁存电路6上，即使正相输入数据信号D和反相的输入数据信号DC变化，也可以切断正相输入数据信号D和反相输入数据信号DC，使正相输出数据信号P和反相输出数据信号PC不变。于是，主锁存电路6便变为数据保持状态，保持紧接在数据保持状态之前在数据通过状态下设定的正相输出数据信号P和反相输出数据信号PC。
此外，如图3(b)所示，从锁存电路7一侧，由Ptr12、Ptr13、Ntr8和Ntr9形成一个NAND门(NAND1)。
同样，尽管图中没有示出，由Ptr14、15、Ntr14、15形成另一个NAND门(NAND2)。
如图3(c)所示，上述NAND1的输出输入NAND2，NAND2的输出输入NAND1，构成RS触发器。
上述RS触发器的NAND门(NAND1)上，把主锁存电路6输出的正相输出数据信号P输入Ptr12和Ntr9，反相的输出数据信号QC从Ptr12、Ptr13和Ntr8的漏极连接点输出(图3(b))。
另外，上述RS触发器的另一个NAND门(NAND2)上，从主锁存电路6输出的反相输出数据信号PC输入Ptr15和Ntr15，正相输出数据信号Q从与Ptr14、Ptr15和Ntr14的漏极连接点输出。
此外，正相输出数据信号Q反馈回Ptr13和Ntr9的各个栅极(图3(b))。另外，反相的输出数据信号QC反馈回Ptr14和Ntr14的各个栅极，形成交叉连接。
这里，“H”的正相输出数据信号P变为“L”时，其反相的输出数据信号PC变为“H”，图3(b)所示的NAND门(NAND1)上，Ptr9为关，Ptr12变为开，“H”的反相输出数据信号QC输出到线L9。另外，在NAND门(NAND2)上，由于“H”的反相输出数据信号PC和“H”的反相输出数据信号QC，Ntr14为开，Ntr15变为开，Ptr14变为关，Ptr15变为关，“L”的正相输出数据信号Q输出到线L8。
此外，除Ntr14、15外，即使由于“H”的反相输出数据信号QC而使Ntr12为开，Ntr13也由于“L”的正相输出数据信号P变为关，从而，Ntr13也可以切断经由Ntr15、Ntr14、Ntr12、Ntr13从接地(GND)向第二电路设定线L5的接地电位传递，防止向主锁存电路6传递接地电位。这里，上述Ntr13变为接地电位切断装置。
另外，“L”的正相输出数据信号P变为“H”时，其反相的输出数据信号PC变为“L”，NAND门(NAND2)上，由于“L”的反相输出数据信号PC，Ntr15变为关，Ptr15变为开，“H”的正相输出数据信号Q输出到线L8。此外，图3(b)所示的NAND门(NAND1)上，由于“H”的正相输出数据信号Q和“H”的正相输出数据信号P，Ntr8、Ntr9变为开，Ptr12、Ptr13变为关，“L”的反相输出数据信号QC输出到线L9。此外，除Ntr8、9外，即使由于“H”的正相输出数据信号Q而使Ntr10变为开，由于“L”的反相输出数据信号PC使Ntr11变为关，籍此Ntr11切断经由Ntr9、Ntr8、Ntr10和Ntr11从接地(GND)向第二电路设定线L5(GO)传递接地电位，从而防止向主锁存电路6传递接地电位。这里，上述Ntr11变为接地电位切断装置。
这样，时钟信号CLK1变为“H”时，在形成具有上述构成的RS触发器的从锁存电路7上，接收保持在主锁存电路6上的正相输出数据信号P和反相的输出数据信号PC，对正相输出数据信号P和反相的输出数据信号PC进行数据通过动作，与正相输出数据信号P同相的正相输出数据信号Q设定在从锁存电路7的线L8上，与反相的输出数据信号PC同相的反相输出数据信号QC设定在从锁存电路7的线L9上。就是说，从锁存电路7设定为数据通过状态。
如上所述，在实施例1中，电路设定控制装置3根据时钟信号CLK1的“H”、“L”，改变第一电路设定线L4和第二电路设定线L5的状态，对主锁存电路6和从锁存电路7进行电路设定，将其设定为数据通过状态或数据保持状态。
如上所述，主从触发电路在时钟信号CLK1从“L”变为“H”时，从正相输入数据信号D装入新值，作为正沿触发型触发器进行动作。
如上所述，按照实施例1，包括时钟输入驱动器1，进行时钟信号波形整形；电路设定控制装置3，根据时钟信号进行线的连接和切离；主锁存电路6，由电路设定控制装置3交互地设定为数据通过状态和数据保持状态；和从锁存电路7，用电路设定控制装置3交互地设定为数据通过状态和数据保持状态。电路设定控制装置3上，根据时钟信号的第一边沿(例如，下降沿)，把第一电路设定线L4从设定为电源电位线L3切离，并进行与第二电路设定线L5的接地端子GND的连接，籍此把主锁存电路6设定为数据通过状态，并把从锁存电路7设定为数据保持状态，根据时钟信号的第二边沿(例如，上升沿)进行把第一电路设定线L4与设定为电源电位线L3的连接，把第二电路设定线L5从接地端子GND切离，籍此使主锁存电路6设定为数据保持状态，而把从锁存电路7设定为数据通过状态。在处于数据通过状态的主锁存电路6上，连接线L3的晶体管、连接到第二电路设定线L5的晶体管和接地端子GND的晶体管形成RS触发器，正相输入数据信号D和反相的输入数据信号DC作为正相输出数据信号P和反相的输出数据信号PC通过RS触发器。在处于数据保持状态的主锁存电路6上，连接到线L3的晶体管、连接到第一电路设定线L4的晶体管和连接接地端子GND的晶体管构成第一反相器和第二反相器，与正相输入数据信号D和反相的输入数据信号DC无关，设定在数据通过状态的反相输出数据信号PC都保持在第一反相器上，与正相输入数据信号D和反相的输入数据信号DC无关，设定在数据通过状态的正相输出数据信号P都保持在第二反相器上。在处于数据通过状态的从锁存电路7上，与线L3连接的晶体管、连接到第一电路设定线L4的晶体管和连接接地端子GND的晶体管形成RS触发器，保持在主锁存电路6的正相输出数据信号P和反相的输出数据信号PC作为正相输出数据信号Q和反相的输出数据信号QC通过RS触发器。另外，在处于数据保持状态的从锁存电路7上，连接到线L3的晶体管、连接到第二电路设定线L5的晶体管和连接接地端子GND的晶体管形成第三反相器和第四反相器，与正相输出数据信号P和反相的输出数据信号PC无关，设定在数据通过状态的反相的输出数据信号QC都保持在第三反相器上，与正相输出数据信号P和反相的输出数据信号PC无关，设定在数据通过状态的正相输出数据信号Q由第四反相器保持。
于是，随着时钟信号变化而动作的晶体管，从传统结构(图7)时的12个大幅度减少到4个，籍此随着时钟信号变化而动作，对栅极的寄生电容充放电电流大幅度减小，故可收到降低功率消耗的效果。
另外，Ptr8切断第一电路设定线L4(VO)经由Ptr10、Ptr11、Ptr9、Ptr8从电源Vdd传递电源电位，Ptr6切断第一电路设定线L4(VO)经由Ptr4、Ptr5、Ptr7、Ptr6从电源Vdd传递电源电位。这样，Ptr6和Ptr8变为主锁存电路6的电源电位切断装置，从而防止电源电位向从锁存电路7的传递。
另外，Ntr13切断从接地GND经由Ntr15、Ntr14、Ntr12、Ntr13向第二电路设定线L5(GO)传递接地电位；Ntr11切断从接地GND经由Ntr9、Ntr8、Ntr10、Ntr11向第二电路设定线L5(GO)传递接地电位。这样，Ntr11和Ntr13变为从锁存电路7接地电位切断装置，防止向主锁存电路6传输接地电位。
在实施例1中，波形整形后的时钟信号输入电路设定控制装置3，所以时钟输入驱动器1配置在主从触发电路。但是，主从触发电路中输入的时钟信号CLK1若充分整形，则时钟输入驱动器1便没有必要。在这种情况下，因时钟信号变化而动作的晶体管数目再减少了两个。这样，便收到进一步减少功率消耗的效果。
实施例2图4是按照实施例2的主从触发电路电路的构成图。图4中，11是主锁存电路，由Ptr12～15和Ntr8～15构成。12是从锁存电路，由Ptr4～11和Ntr4～7构成。
此外，与图1相同之处都附以相同的标号，故其说明从略。
图4的构成与图1不同点在于，图1的构成是时钟信号CLK1从“L”变为“H”时，主从触发电路由正相输入数据信号D装入新值，是所谓正沿触发型动作形式的触发器，反之，图4的构成是，时钟信号CLK1从“H”变为“L”时，主从触发电路由正相输入数据信号D装入新值，是所谓负沿触发型动作形式的触发器。
这种负沿触发型触发器，是通过互换图1的构成中主锁存电路和从锁存电路而实现的。
图4是进行了上述替换的结果，各Ptr或Ntr的连接关系与图1相同，均标以相同的标号，如图4所示，输入或输出各个数据信号D、DC、P、PC、Q及QC等。
采用上述构成，主锁存电路11与图1的从锁存电路7同样地动作，时钟信号CLK1为“H”时通过，“L”时变为保持；从锁存电路12与图1的主锁存电路6同样地动作，时钟信号CLK1为“H”时保持，“L”时变为通过。这意味着，主锁存电路11在时钟信号CLK1从“H”变为“L”时由正相输入数据信号D装入新值，是所谓负沿触发型动作形式的触发器。
此外，在图4构成的情况下，Ntr11和Ntr13变为主锁存电路11的接地电位切断装置，Ptr6和Ptr8是从锁存电路12的电源电位切断装置。
至于其他动作则与图1相同，故其说明从略。
这样，通过将实施例1(图1)中的主锁存电路6和从锁存电路7替换，分别变为主锁存电路11和从锁存电路12，可容易实现与实施例1的正沿触发型动作形式触发器相对的负沿触发型动作形式触发器。
如上所述，按照这个实施例2，因时钟信号变化而动作的晶体管数目从原来的12个大幅度减少到4个，在这点上与实施例1相同，因此，因时钟信号变化而对栅极寄生电容充放电电流大幅度减少，故可收到降低功率消耗的效果。
实施例3图5和图6是表示按照本发明实施例3的主锁存电路6和从锁存电路7的变形例的构成图，图5是主锁存电路变形例，图6是从锁存电路的变形例。图5和图6各Ptr和Ntr，凡与图1相同者，均标以相同的标号。
图5和图6的构成与实施例1(图1)构成不同点在于，图5中删除了Ptr5和Ptr11，图6中删除了Ntr8和Ntr14。
构成图1的主锁存电路6的Ptr5和Ptr7以及Ptr9和Ptr11是共栅极和漏极的，动作相同。因此，从电气动作上的观点看，都是同一的，即，如图5所示，可以用Ptr7和Ptr9构成。
此外，构成图1的从锁存电路7的Ntr8和Ntr10以及Ntr12和Ntr14也是共栅极和漏极的，动作相同。因此，从电气动作上的观点看，都是同一的，即，如图6所示，可以用Ntr10和Ntr12构成。
就电路全体动作而言，图5和图6都与图1相同，故其说明从略。
另外，如上所述，图5和图6对图1都适用，当然对于实施例2(图4)也适用。
如上所述，按照这个实施例3，可以从实施例1(图1)的主锁存电路6和从锁存电路7，或者实施例2(图4)的主锁存电路11和从锁存电路12减少所用的晶体管数目，收到使电路合理化的效果，同时和实施例1和实施例2相同，可以收到减少功率消耗的效果。
发明的效果如上所述，按照本发明，由于具有主锁存电路，在数据通过状态下让输入数据通过，在数据保持状态下把该通过的输入数据作为主输入数据保持；从锁存电路，在数据通过状态下让上述主锁存电路中保持的主输出数据通过，在数据保持状态下，把该通过的主输出数据作为从输出数据保持，输出从输出数据；电路设定控制装置，把连接到主锁存电路和从锁存电路的第一线从时钟信号第一电平下的第一电位线切断，并把第二电位线连接到连接主锁存电路和从锁存电路的第二线，以此分别把上述主锁存电路设定为数据通过状态，并把从锁存电路设定为数据保持状态，把时钟信号第二电平的第一电位线连接到第一线，而且把第二线切离第二电位线，分别使所述主锁存电路设定在数据保持状态，并使所述从锁存电路设定在数据通过状态，所以，与传统的构成相比，使因时钟信号变化而动作的晶体管数目大幅度减少，从而，因时钟信号变化而引起的对栅极寄生电容的充放电电流大幅度减少，从而收到降低功率消耗的效果。
权利要求
1.一种主从触发电路，它具有主锁存电路，在数据通过状态下令输入数据通过，在数据保持状态下，把该通过的输入数据作为主输出数据加以保持；从锁存电路，在数据通过状态下，让保持在所述主锁存电路的主输出数据通过，在数据保持状态下，把该通过了的主输出数据作为从输出数据加以保持，输出从输出数据；电路设定控制装置，在时钟信号的第一电平下，把连接到主锁存电路和从锁存电路的第一线与第一电位线切断，并把第二电位线连接到连接主锁存电路和从锁存电路的第二线，籍此分别把所述主锁存电路设定为数据通过状态，并把所述从锁存电路设定为数据保持状态，在时钟信号的第二电平下，把第一电位线连接到第一线，并把第二线与第二电位线切断，籍此分别把所述主锁存电路设定为数据保持状态，并把从锁存电路设定为数据通过状态。
2.如权利要求1所述的主从触发电路，其特征在于所述第一电位是电源电位，所述第二电位是比电源电位低的接地电位。
3.如权利要求2所述的主从触发电路，其特征在于所述主锁存电路，在设定为数据通过状态时，在由第一NOR门和第二NOR门组成的RS触发器电路上设定成在第一NOR门上输入输入数据和从第二NOR门输出的主输出数据，在第二NOR门上输入反相的输入数据和第一NOR门输出的反相的主输出数据；在设定为数据保持状态时，在由第一反相器和第二反相器组成的电路上设定成与在第一反相器上的输入的数据无关，保持在数据通过状态下设定的反相主输出数据，与第二反相器上的反相的输入数据无关，保持在数据通过状态下设定的主输出数据；从锁存电路在设定为数据通过状态时，在由第一NAND门和第二NAND门组成的RS触发器电路上设定成在第一NAND门上输入主输出数据和从第二NAND门输出的从输出数据，在第二NAND门上输入反相的主输出数据和从第一NAND门输出的反相的从输出数据；在设定为数据保持状态时，在第三反相器和第四反相器组成的电路上设定成在第三反相器上与主输出数据无关，保持在数据通过状态下设定的反相的从输出数据，在第四反相器上与反相的主输出数据无关，保持数据通过状态下设定的从输出数据。
4.如权利要求2所述的主从触发电路，其特征在于所述主锁存电路具有电源电位切断装置，在所述主锁存电路设定为通过状态时，切断从主锁存电路向所述从锁存电路的电源电位传递；所述从锁存电路具有接地电位切断装置，在所述从锁存电路设定为通过状态时，切断从所述从锁存电路向所述主锁存电路的接地电位传递。
5.如权利要求1所述的主从触发电路，其特征在于所述第二电位是电源电位，所述第一电位是比电源电位低的接地电位。
6.如权利要求5所述的主从触发电路，其特征在于所述主锁存电路，在设定为数据通过状态时，在由第一NAND门和第二NAND门组成的RS触发器上设定成在第一NAND门上输入输入数据和从第二NAND门输出的主输出数据，在第二NAND门上输入反相的输入数据和从第一NAND门输出的反相的主输出数据；在设定为数据保持状态时，在由第一反相器和第二反相器组成的电路上设定成在第一反相器上，与输入输入数据无关，保持在数据通过状态下设定的反相主输出数据，在第二反相器上，与反相的输入数据无关，保持在数据通过状态下设定的主输出数据；所述从锁存电路在设定为数据通过状态时，在由第一NOR门和第二NOR门组成的RS触发器电路上设定成在第一NOR门上输入主输出数据和从第二NOR门输出的从输出数据，在第二NOR门上输入反相的主输出数据和从第一NOR门输出的反相的从输出数据；在设定为数据保持状态时，把由第三反相器和第四反相器组成的电路设定成在第三反相器上，与主输出数据无关，保持在数据通过状态下设定的反相从输出数据，在第四反相器上，与反相的主输出数据无关，保持在数据通过状态下设定的从输出数据。
7.如权利要求5所述的主从触发电路，其特征在于所述主锁存电路具有接地电位切断装置，在所述主锁存电路设定为所述数据通过状态时，切断从所述主锁存电路向所述从锁存电路的接地电位传递；所述从锁存电路具有电源电位切断装置，在所述从锁存电路设定为数据通过状态时，切断从所述从锁存电路向所述主锁存电路的电源电位传递。
8.如权利要求1所述的主从触发电路，其特征在于所述电路设定控制装置具有第一晶体管，响应时钟信号进行第一电位线与第一线的切断或连接；第二晶体管，响应时钟信号进行第二电位线与第二线的切断或连接。
全文摘要
本发明可降低主从触发电路的功率消耗。其结构包括主锁存电路6，在使数据通过和保持的状态之间切换；从锁存电路7，在使数据保持和通过的状态之间切换；电路设定控制装置3，根据时钟信号CLK1的“L”、“H”，分别把主锁存电路6设定为通过状态，把从锁存电路7设定为保持状态，或者分别把主锁存电路6设定为保持状态，把从锁存电路7设定为通过状态。因而，减少了因时钟信号变化而动作的晶体管数目，降低消耗在栅极上的功率。
文档编号H03K3/3562GK1474505SQ0312291
公开日2004年2月11日 申请日期2003年4月17日 优先权日2002年8月6日
发明者荒木雅宏 申请人:三菱电机株式会社, 三菱电机系统Lsi设计株式会社