专利名称：数字鉴相器的制作方法
技术领域：
本发明涉及数字电路中的时钟，特别涉及数字电路中的时钟锁相。
背景技术：
时钟是任何时序数字电路的关键组成部分，特别对于定时和频率要求高的通信设备、自动控制系统、计算机硬件等而言更是影响通信质量、控制准确度、计算效率等指标的关键因素。时钟的好坏直接影响单板甚至整个系统的性能。普通数字电路的本地时钟源都可以用时钟产生器件充当，同步时钟源电路一般都采用专用锁相环器件来实现。而对于具有特殊时钟应用的系统，如数字同步网设备，时钟鉴相部分由鉴相器充当，鉴相器仍然需要技术人员根据实际应用情况和具体电路的要求进行设计。
常用的鉴相器有模拟乘法器和数字鉴相器两种类型，而数字鉴相器又可以由构成器件分为集成数字鉴相器和非集成数字鉴相器。所谓集成数字鉴相器指的是已经将鉴相器电路集成到一块芯片上，成为一种可以直接使用的专用集成电路(Application Specified Integrated Circuit，简称“ASIC”)；所谓非集成数字鉴相器指的是通过使用通用数字器件搭建电路并配合处理器及其软件运行来实现数字鉴相目的的模块。一般来说集成数字鉴相器和非集成数字鉴相器在电路或者模块结构上是通用的，不同的只是实现方式。本发明涉及数字鉴相器的模块结构，并以非集成数字鉴相器电路为例。
在通信网中，同步数字网设备占重要地位，它属于支撑网的范畴，在整个通信网中为其他数字通信设备和网络设备提供高稳定度和高精度的时钟源，关系着系统各个部分的性能及通信质量。该设备的核心技术就是时钟锁相，即输出的时钟锁定输入的时钟源，这里锁定的标准即保持两时钟源的频率相同且相位差恒定，在这基础上根据时钟源的状态有自由、快捕、锁定、保持等状态。鉴相器是时钟锁相模块中的一个重要部分，鉴相器的鉴相精度直接影响到数字同步网设备输出时钟的质量。这里鉴相就是指鉴定时钟源与参考时钟源的相位差，一般通过硬件和软件配合工作实现。系统使用鉴相器对输入时钟源和自身产生的输出时钟的反馈进行鉴相，然后根据鉴相器输出的两者的相位差来调整输出时钟，以得到同步要求并保持。
数字同步网设备的时钟处理单元中的鉴相器，即数字鉴相器，由中央处理单元(Central Process Unit，简称“CPU”)、逻辑电路模块、时钟源、参考时钟源和鉴相时钟等组成，其中逻辑电路模块完成除CPU以外的硬件逻辑功能，可以由可编程逻辑器件(Programmable Logic Device，简称“PLD”)实现，PLD是一种可以编程实现硬件逻辑电路结构，并方便下载调试和运行的器件，包含种类有复杂可编程逻辑器件(Complex Programmable LogicDevice，简称“CPLD”、现场可编程门阵列(Field Programmable Gate Array，简称“FPGA”)等。FPGA与CPLD都是在可编程阵列逻辑(ProgrammableArray Logic，简称“PAL”)、通用阵列逻辑(General Array Logic，简称“GAL”)等早期的编程逻辑器件的基础之上发展起来的。PAL、GAL的原理都是在简单逻辑阵列比如与门阵列、或门阵列的熔丝组合基础上实现编程逻辑功能。同以往的PAL、GAL等相比较，FPGA、CPLD的规模比较大，它可以替代几十甚至几千块通用集成电路(Integrated Circuit，简称“IC”)芯片。这样的FPGA、CPLD实际上就是一个子系统部件，技术人员可以编程实现逻辑功能，而且调试和使用非常方便，并且其可擦除性极大降低了开发成本。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列。
系统通过对数字鉴相器的输出的处理可以实现对时钟源的跟踪，实现参考时钟源和时钟原的同步，输出符合标准的时钟供系统的其他部分数字设备使用。可见鉴相器、时钟锁相模块乃至数字同步网设备在整个通信系统中的重要性。
目前的数字鉴相器的原理是用PLD等逻辑器件实现对时钟源和参考时钟源的相位差计数，计数通过鉴相时钟实现，由时钟源和参考时钟源的脉冲触发，并将鉴相计数结果发给CPU，CPU根据得到的相位差通过软件锁相算法实现软件锁相。
图1示出了逻辑电路模块对时钟源和参考时钟源的相位差计数的时序信号波形图。其中时钟源信号表示同步网设备需要同步的时钟源，参考时钟源信号表示同步网设备本身生成的参考时钟源，鉴相时钟信号表示用于鉴相的高频时钟，它的频率高于时钟源信号和参考时钟源信号。如图所示，时钟源信号的上升沿触发计数器开始计数，计数器在每个鉴相时钟信号的周期进行计数，并由参考时钟源信号的上升沿结束计数器的计数，所以这时候的计数值对应着图中的鉴相时钟信号的周期数。每次计数结束时对计数值进行锁存并通知CPU，通知方法可是中断方式或者查询方式等。CPU根据得到的计数值和鉴相时钟信号、参考时钟源信号的周期就可以算出时钟源和参考时钟源的相位差，然后根据软件锁相算法实现对设备的输出的处理，使得设备的输出时钟始终锁定时钟源。该过程是一个实时跟踪的过程，逻辑电路模块不停的采样两个时钟源的相位差，然后CPU根据相位差不停的调整，直到完全达到要求的状态。
该方法需要一个频率很高的鉴相时钟信号，这样才能达到足够的精度，所以一般情况下，会对普通时钟源进行倍频以提高精度，但是还是只能局限于该鉴相时钟。例如单板上经过倍频以后的鉴相时钟的频率为100MHZ，则一个时钟周期为10ns，那么鉴相精度就是10ns，如果两个时钟相位差不为10ns的整数倍则有误差，误差范围为0ns到10ns之间。
在实际应用中，上述方案存在以下问题鉴相精度直接受限于鉴相时钟的频率，无法高于鉴相时钟周期。另外鉴相时钟的频率提高受制于电路。
造成这种情况的主要原因在于，简单的使用鉴相时钟直接进行相位差计数。此外，一般电路能够承受的最大频率是有限的，例如电路中某一些元件只能够使用在某一些频率以下，如果简单地进行多次倍频，可能超过电路能够承受的最大频率，从而导致电路性能的下降甚至无法正常工作。
发明内容
本发明要解决的技术问题是提供一种数字鉴相器，使得在相同频率的鉴相时钟下鉴相精度得到提高。
为了解决上述技术问题，本发明提供了一种数字鉴相器，包含延时模块，用于根据一个鉴相时钟信号产生多个不同相位的鉴相时钟信号；鉴相模块，用于对所述延时模块提供的所述多个不同相位的鉴相时钟信号分别进行鉴相计数，并保存总的鉴相计数值供外部使用。
其中，所述鉴相模块包含多个鉴相计数器与一个合成存储子模块，其中，所述鉴相计数器用于分别对应所述多个不同相位的鉴相时钟信号进行鉴相计数；所述存储子模块用于将多个所述鉴相计数器得到的多个鉴相计数值合成为总的鉴相计数值并存储。
所述多个不同相位的鉴相时钟信号的相邻信号的相位差相等，且个数与相位差乘积恰为一个鉴相时钟信号周期。
所述延时模块用可编程时滞的锁相环芯片实现。
所述延时模块用可编程逻辑器件芯片实现。
所述鉴相时钟信号同时提供给一个上升沿触发的所述鉴相计数器和一个下降沿触发的所述鉴相计数器进行鉴相计数。
通过采用所述可编程时滞的锁相环芯片实现半数所述等相位差鉴相时钟信号，并对所述半数等相位差鉴相时钟信号取非得到其余半数等相位差鉴相时钟信号，从而实现所述一组完备等相位差鉴相时钟信号。
只在一个所述鉴相计数器中保存有鉴相计数值的所有比特，其他所述鉴相计数器只保留鉴相计数值的最低位至少一个比特，通过运算获得所述总的鉴相计数值。
所述数字鉴相器还包含倍频模块，用于对系统时钟信号进行倍频，并将倍频后结果作为鉴相时钟信号送到所述延时模块。
通过比较可以发现，本发明的技术方案与现有技术的区别在于，采用可编程时滞的锁相环时钟芯片产生不同相位的鉴相时钟；采用多个不同相位的鉴相时钟同时鉴相；采用一个鉴相时钟的上升沿和下降沿同时鉴相；通过相关性减少计数器存储量；充分利用现有的鉴相时钟频率，通过以上方法提高鉴相频率，而不是单纯的靠提高鉴相时钟频率来提高鉴相精度。
这种技术方案上的区别，带来了较为明显的有益效果，即在不提高鉴相时钟频率的前提下，鉴相精度大大提高，不再受限于鉴相时钟频率，可以高于鉴相时钟周期，在本发明的一个较佳实施例中精度提高8倍，从而大大改善时钟的各项技术指标，例如时间间隔误差(Time Interval Error，简称“TIE”)、最大时间间隔误差(Maximum Time Interval Error，简称“MTIE”、时间偏差(Time Deviation，简称“TDEV”)、主备时钟板输出时钟切换的无损性等，使得数字系统性能提高，如数字同步网设备或其他需要高精度时钟设备等，以致整个通信系统或控制系统的质量提高。
图1是数字鉴相器的相位差计数工作信号波形图；
图2是根据本发明的一个实施例的鉴相器系统结构图；图3是根据本发明的一个实施例的可编程时滞的锁相环芯片的逻辑结构图；图4是根据本发明的一个实施例的可编程时滞的锁相环芯片的时延调节方法示意图；图5是根据本发明的一个实施例的可编程时滞的锁相环芯片产生的等相位差时钟信号波形图；图6是根据本发明的一个实施例的鉴相器模块示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。
本发明通过将倍频后的鉴相时钟信号进行相移得到若干组等相位差的鉴相时钟信号，并使用各组鉴相时钟信号进行相位差计数，得到若干相位差计数值，然后将这些合成，来达到更高的鉴相精度。
图2示出了本发明的一个实施例的鉴相器系统结构图。
先将系统时钟经过倍频模块201，产生高频的鉴相时钟信号；然后通过时延模块202产生N路时延之后的不同相位差的鉴相时钟CLK 1、CLK 2…CLK N，这里相邻的鉴相时钟之间的相位差要求是相等的，这样才能保证最大限度提高鉴相精度；再把这些不同相位差的鉴相时钟通入鉴相模块203，鉴相模块203包含相应个数的鉴相计数器，鉴相计数器的功能如前所述，不同的鉴相计数器使用不同的鉴相时钟信号和相同的时钟源信号和参考时钟源信号，不同鉴相计数器的计数值通过合成为新的高精度的计数值，并进行存储，合成存储功能由合成存储子模块完成，实质上是通过对不同相位鉴相时钟的计数值之间的差异来提高鉴相精度；鉴相模块203与CPU 204进行通信，包括数据和控制信号，将锁存的计数值传送给CPU 204处理，然后CPU204通过一些其他模块204产生参考时钟源信号，并根据新的鉴相计数值进行调整，最终实现要求的状态。
下面分别按照各个模块详细描述本发明的实现方法。
首先，在本发明的一个实施例中，用倍频芯片将系统输出的鉴相时钟信号进行倍频，得到倍频后的鉴相时钟信号。比如输入为10MHz的鉴相时钟，经过10倍频得到100MHz的倍频后鉴相时钟，可以提高鉴相精度。熟悉本领域的技术人员可以理解，这里也可以采用其他芯片实现倍频目的，而不影响本发明的实质和范围。
其次，本发明的关键技术之一是根据一个鉴相时钟信号得到等相位差的鉴相时钟信号。在本发明的一个实施例中是用可编程时滞的锁相环时钟芯片实现的。
所述可编程时滞的锁相环芯片逻辑结构如图3所示。其中REF为时钟输入，FB为反馈端。经过内部锁相环锁相后，输出1Q1/1Q0、2Q1/2Q0、3Q1/3Q0、4Q1/4Q0等4组时钟输出，每组输出时钟的时滞分别由1F1/1F0、2F1/2F0、3F1/3F0、4F1/4F0调节。另外还有FS为频率范围选择。FS接高电平时，工作频率范围为40MHz～110MHz，此时延时调节的单位为tu＝1/(f×16)，f为输入信号频率。在本发明的一个较佳实施例中，输入信号频率f＝100MHz，则延时单位为tu＝0.625ns。
所述可编程时滞的锁相环芯片的时延调节方法如图4所示。其中“功能选择”栏为时延调节输入端的值，“输出功能”栏为相应于前面的调节输入的输出时延。“功能选择”栏中LOW表示引脚接低电平，HIGH表示引脚接高电平，MID表示引脚悬空。在本发明的一个较佳实施例中，将引脚1F1/1F0接为MID/MID，2F1/2F0接为HIG/LOW，3F1/3F0接为HIGH/LOW，4F1/4F0接为HIGH/MID，则4组引脚输出信号的时延分别为0、2tu、4tu、6tu，左右信号相差相等，等相差为2tu，对于输入信号频率为100MHz时，如前所述，等相差则为0.625×2＝1.25ns，图5示出了4个等相位差时钟信号的波形，CLK1、CLK2、CLK3、CLK4的时延分别为0、2tu、4tu、6tu。这时根据芯片手册，Output Skew(上升沿-上升沿，下降沿-下降沿)的典型值为0.4ns，最大值为0.5ns；50％占空比的误差，典型值为0，最大值为正负0.7ns。
然后，为了得到完备的一组等相位差信号，即如果等相差为td，周期为T，则需要T/td组等相位差信号才能完全鉴别精度为td的相位差。在本发明的一个实施例中，通过对前面一半等相差信号取非得到后一半的等相位差信号。在本发明的一个较佳实施例中，等相差为1.25ns，则需要8组等相差信号，如上所述，通过可编程时滞的锁相环芯片可以得到4组等相差信号，然后对其取非即得到其余4组等相差信号。在本发明的一个较佳实施例中，通过设计根据下降沿触发计数的鉴相计数器，可实现等效的取非。这样使得设计简便，系统简化，成本降低。熟知本领域的技术人员可以理解，上述实施例中的方法，如改成根据下降沿触发等技术，可以根据实际应用情况改变，而不影响本发明的实质和范围。
接着，用逻辑电路实现用若干组等相位差信号进行对时钟源信号和参考时钟源信号的相位差计数。在本发明的一个较佳实施例中，采用FPGA芯片实现，如Altera公司的ACEX系列芯片、Xilinx公司的FPGA产品等。如前所述，将时滞芯片产生的若干组等相位差鉴相时钟信号输入FPGA，在本发明的一个较佳实施例中，如前所述，产生4组鉴相时钟信号，通过ACEX系列芯片的6个全局信号引脚中的任意4个引脚输入芯片中。然后将每个鉴相时钟信号接入对应的鉴相计数器模块。图6示出了本发明的一个较佳实施例的鉴相计数器模块示意图。其中CLK为鉴相计数器模块的鉴相时钟输入，RSTN为复位端，SRC为输入的鉴相时钟源信号，REF为反馈的鉴相参考时钟源信号。INT为中断，DATA[16..0]为鉴相数据输出。鉴相计数器工作过程为当CLK的上升沿检测输入信号SRC的上升沿时启动鉴相计数，此后在CLK的每个上升沿进行计数，直到检测到REF的上升沿停止鉴相计数。这样即完成图1所示的鉴相计数操作。在本发明的一个较佳实施例中，产生的4组鉴相时钟信号分别接4个所述鉴相计数器模块，还分别接另外4个下降沿触发的鉴相计数器模块，所述下降沿触发的鉴相计数器模块，与前述上升沿触发的鉴相计数器模块不同的是，是根据CLK的下降沿触发和工作的。这样便等效于8组完备的等相位差鉴相时钟信号同时进行鉴相计数。这里通过芯片逻辑编程设计，保证各类时钟信号，如鉴相时钟信号、时钟源信号、参考时钟源信号等，到达各个鉴相计数器模块的时延差相等，或者在精度允许范围之内。即对每个鉴相器都用8个计数模块实现，其中4个模块用4个等相差鉴相时钟的上升沿作为计数脉冲，另4个模块使用4个等相差鉴相时钟的下降沿作为计数脉冲。
考虑到任意两个不同相位的鉴相时钟之间的相位差不超过一个鉴相时钟的周期，所以任意两个不同计数器的计数结果最多相差1bit，因此在本发明的一个较佳实施例中，只有其中一个鉴相计数器为正常位数，为方便起见取相位最超前的鉴相时钟对应的鉴相计数器，而其余鉴相计数器只保留最低位一个比特，然后通过算法将结果合成为新的计数值。合成的方法为，根据最低位1bit推出其余计数值的高位，再将所有计数值相加。例如，当8个计数器的值分别是11000、0、1、1、1、1、1、1时，则可以得到8个完整的计数值为11000、11000、10111、10111、10111、10111、10111、10111。又如，当8个计数器的值分别是10011、1、1、1、0、0、0、0时，可以得到8个完整的计数值为10011、10011、10011、10011、10010、10010、10010、10010。如果是8组信号，则新的计数值应该多3bit，即精度为原先普通鉴相器的8倍，如前所述，即为从10ns改进到1.25ns。这样实现了精度的大大提高，并且节省了存储资源。
熟悉本领域的技术人员可以理解，上文中提到的所使用的芯片可以用相同功能的任意其他芯片替代或者通过设计实现相同功能的电路替代，另外，初始倍频、等相差鉴相、上升下降沿计数等方法可以任意组合其中几种以实现提到一定精度的目的，而不影响本发明的实质和范围。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。
权利要求
1.一种数字鉴相器，其特征在于，包含延时模块，用于根据一个鉴相时钟信号产生多个不同相位的鉴相时钟信号；鉴相模块，用于对所述延时模块提供的所述多个不同相位的鉴相时钟信号分别进行鉴相计数，并保存总的鉴相计数值供外部使用。
2.根据权利要求1所述的数字鉴相器，其特征在于，所述鉴相模块包含多个鉴相计数器与一个合成存储子模块，其中，所述鉴相计数器用于分别对应所述多个不同相位的鉴相时钟信号进行鉴相计数；所述合成存储子模块用于将多个所述鉴相计数器得到的多个鉴相计数值合成为总的鉴相计数值并存储。
3.根据权利要求2所述的数字鉴相器，其特征在于，所述多个不同相位的鉴相时钟信号的相邻信号的相位差相等，且个数与相位差乘积恰为一个鉴相时钟信号周期。
4.根据权利要求3所述的数字鉴相器，其特征在于，所述延时模块用可编程时滞的锁相环芯片实现。
5.根据权利要求3所述的数字鉴相器，其特征在于，所述延时模块用可编程逻辑器件芯片实现。
6.根据权利要求3所述的数字鉴相器，其特征在于，所述鉴相时钟信号同时提供给一个上升沿触发的所述鉴相计数器和一个下降沿触发的所述鉴相计数器进行鉴相计数。
7.根据权利要求3所述的数字鉴相器，其特征在于，通过采用所述可编程时滞的锁相环芯片实现半数所述等相位差鉴相时钟信号，并对所述半数等相位差鉴相时钟信号取非得到其余半数等相位差鉴相时钟信号，从而实现所述一组完备等相位差鉴相时钟信号。
8.根据权利要求3所述的数字鉴相器，其特征在于，只在一个所述鉴相计数器中保存有鉴相计数值的所有比特，其他所述鉴相计数器只保留鉴相计数值的最低位至少一个比特，通过运算获得所述总的鉴相计数值。
9.根据权利要求1至8中任意一条所述的数字鉴相器，其特征在于，所述数字鉴相器还包含倍频模块，用于对系统时钟信号进行倍频，并将倍频后结果作为鉴相时钟信号送到所述延时模块。
全文摘要
本发明涉及数字电路中的时钟，公开了一种数字鉴相器，使得在相同频率的鉴相时钟下鉴相精度得到提高。这种数字鉴相器包含延时模块，用于根据一个鉴相时钟信号产生多个不同相位的鉴相时钟信号；鉴相模块，用于对所述延时模块提供的所述多个不同相位的鉴相时钟信号分别进行鉴相计数，并保存总的鉴相计数值供外部使用。
文档编号H03L7/08GK1617451SQ20031011398
公开日2005年5月18日 申请日期2003年11月15日 优先权日2003年11月15日
发明者洪治 申请人:华为技术有限公司