专利名称：电压控制的模拟延时锁定回路及其操作方法
技术领域：
本发明涉及一种延时锁定回路(DLLs)，特别是涉及一种电压控制的模拟延时锁定回路及其操作方法，其中，通过模拟延时线路的电压控制延时在最小可能延时处或其附近被初始化。
背景技术：
现有技术中，延时锁定回路(DLLs)广为人知。延时锁定回路是调节可变延时线路以保持输出同步时钟信号与输入基准时钟信号之间相位误差最小的一种控制回路。延时锁定回路的目的是将整数个延时脉冲时段增加到非延时时钟信号，以产生一个与非延时时钟信号同相的延时复制时钟信号。通过模拟延时线路的电压控制或数字延时线路的数字控制，延时控制得以实现。
由Mnich发表的6346839号美国专利，题为“低功率消耗的集成电路延时锁定回路及其控制方法”，阐述了现有技术中模拟延时锁定回路的一个例子，这里参考引用。特别地，本申请中图1A所示，即为839号专利中的图1所示，是延时锁定回路10的简化框图，包括电压控制延时线路12，固定延时线路14，延时电压控制16A，相位监测器18A，快/慢锁存器22A，以及集成电容器C0和C1。相位监测器18A产生“变快”、“变慢”的控制信号，并由快/慢锁存器22A接收。依次地，快/慢锁存器22A产生“锁存快速”和“锁存慢速”的控制信号，并由延时电压控制16A接收。
如图1A所示现有技术延时锁定回路10中，当由于可实现的最小延时超过了满足锁定条件所需要的延时，不可能通过减小延时满足锁定条件时，相位监测器18A可能会显示出，通过延时线路12、14的延时应经电压控制延时线路12减小。另外，由于要求设定一个相对较长的初始延时以解决以上所述非锁定情况，延时锁定回路DLL10的延时可能不在可得到的延时范围内的最小可能延时处锁定。设定一个较长的初始延时会比设定在较短延时点的信号跳动要严重。
在如图1A所示现有技术延时锁定回路DLL10中，通过在相位监测器的时钟(CLOCK)路径中增加触发延时单元，以上所述非锁定条件出现的可能性被降到最低，而839号专利图5中所示的同步(SYNC)路径中不存在这种单元。这样就使得在启动时或延时锁定回路DLL10重置后，所谓“减慢”信号“SLW”比“加快”信号“FST”出现得早。当第一个FST信号出现时，相位监测器18A依次重置。所谓“快速/慢速锁存”电路22A保证只出现一个“锁存的慢速”信号“SLWL”。大多数情况下，这样就保证SLWL信号出现在随后每个周期内，直至延时锁定回路DLL10达到锁定状态。然而，如果通过延时锁定回路DLL10的整个延时路径12、14的初始延时使得相位监测器18A的输入时钟信号的上升边出现在同步时钟信号的上升边之前足够短的时间内，则相位监测器18B在FST信号第一次出现后不能足够快地重置，并且下一个同步时钟信号的上升边也会被忽略。这种情况发生时，只有“锁存的快速”信号“FSTL”能继续出现在随后的每一个周期，直到延时锁定回路DLL10达到锁定状态-如果可以将延时减小得足以实现锁定。如果锁定要求的延时比通过延时线路12、14的最小可能延时还要小，则延时锁定回路DLL10不能锁定。
为进一步减小上述“非锁定”状态的可能性，则需设置通过延时线路12、14的初始延时，使得即使FSTL信号随着第一个和随后的FST信号出现，对于重要的频率，延时锁定回路DLL10也能达到锁定状态。然而，在整个制程、电压及温度条件下设定这样一个初始延时是非常困难的。而且，为满足延时线路12、14的延时应被缩短的要求，延时线路的初始延时理想地被设为一个较长延时，以允许在较短延时处锁定。如果延时锁定回路DLL10不在其最小延时处或其附近而更可能在“长”初始延时处锁定，对于给定的时钟频率，就可能不具有最短或最佳延时方案。由于功率和基本噪声，在长延时锁定使得延时锁定回路DLL10更容易抖动。
数字延时锁定回路将初始延时设定在最小值并步进增加延时，该技术在现有技术中广为人知。然而，数字延时线路比电压控制的(模拟)延时线路具有更低的相位分辨能力。并且，在数字延时锁定回路中，可能会丢失向一种模式的转换，其中，为保持锁定状态，必须允许可减小或增大延时。因为数字调整的步进量大小和用于检测转变的电路的特性，丢失的转变更可能出现在数字延时回路中。为了不丢失转变，在相位检测回路中，建立了比调整增量长的所谓“时间窗口”。在所有电压、温度和制程变化中设定时间窗口是很难做到的。时钟抖动还会导致延时信号移出时间窗口并失去锁定。当延时锁定回路锁定时，随着延时时钟移入或移出时间窗口，在每个时钟循环中调整延时增量(比如使用多门延时)会导致严重的抖动。
现有技术中其它已知的数字延时线路曾试图解决转变丢失问题，其中必须通过大大拓宽允许的时间窗口来减小延时。为达到这个目的，延时锁定回路DLL的回路必须在延时信号的上升边进入时间窗口之前打开，并在上升边进入时间窗口之后闭合。延时锁定回路DLL的相位监测器仅用于确定延时信号最初于何时落入时间窗口，并仅仅开始控制此点后延时线路的延时。需要大量的附加电路来确定何时延时信号位于时间窗口之内，并控制用于控制延时线路延时的双重机制间的转变。
因此，我们所希望的就是一种模拟延时锁定回路，其能够避免数字延时锁定回路的固有问题，并能避免某种现有模拟延时锁存回路相关的抖动和非锁定状态问题。
由此可见，上述现有的延时锁定回路在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决延时锁定回路存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的延时锁定回路存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的电压控制的模拟延时锁定回路及其操作方法，能够改进一般现有的延时锁定回路，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的延时锁定回路存在的缺陷，而提供一种新的模拟延时锁定回路，所要解决的技术问题是使其通过使用相位监测器确定何时开始允许降低延时，从而更加适于实用。
本发明的另一目的在于，提供一种模拟延时锁定回路，所要解决的技术问题是使其使用相位监测器和快/慢锁存器的组合控制延时以简化电路，从而更加适于实用。
本发明的再一目的在于，提供一种模拟延时锁定回路的操作方法，所要解决的技术问题是使其利用延时线路的模拟特性，并在转变点附近降低调整幅度，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种模拟延时锁定回路，其包括一个具有相关最小延时的模拟延时线路；一个用于接收基准时钟信号的输入；一个用于产生延时时钟信号的输出；以及一个通过模拟延时线路控制延时，使延时在最小延时或接近最小延时处初始化的装置。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的模拟延时锁定回路，其中通过该模拟延时线路的延时仅在最初增加，而不受该基准和该延时时钟信号间相位关系的影响。
前述的模拟延时锁定回路，其中通过模拟延时线路控制延时的装置包括一个用于接收该基准和该延时时钟信号并产生输出控制信号的相位监测器。
前述的模拟延时锁定回路，其中通过该模拟延时线路的延时仅在最初增加，而不受该相位监测器的输出控制信号的影响。
前述的模拟延时锁定回路，其中所述的延时增加的幅度与该基准和该延时时钟信号间的相位差成比例。
前述的模拟延时锁定回路，其中在该延时时钟信号的上升边以最短时间领先该基准时钟信号的上升边之后，通过该模拟延时线路的延时会增加或减少。
前述的模拟延时锁定回路，其中所述的相位监测器进一步包括产生一第一个显示延时将增加的装置。
前述的模拟延时锁定回路，其中通过该模拟延时线路控制延时的装置进一步包括一个与该相位监测器耦合的快速/慢速锁存电路。
前述的模拟延时锁定回路，其中所述的快速/慢速锁存电路包括用于产生一正向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应减小。
前述的模拟延时锁定回路，其中所述的快速/慢速锁存电路包括用于产生一正向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应增大。
前述的模拟延时锁定回路，其中所述的快速/慢速锁存电路包括用于产生一负向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应增大。
前述的模拟延时锁定回路，其中所述的快速/慢速锁存电路包括产生第一、第二、第三个输出控制信号的装置，其宽度取决于该基准时钟信号和该延时时钟信号间的相位差。
前述的模拟延时锁定回路，其中包括产生三个可变宽度信号的装置，两个正信号具有指定的最小高时段，而一个负信号具有指定的最小低时段。
前述的模拟延时锁定回路，其中通过该模拟延时线路控制延时的装置仅响应于由该快速/慢速锁存电路产生的一负向可变宽度信号，直至表示通过该模拟延时线路的延时应增加的由该快速/慢速锁存电路产生的第一个正信号的正向变化维持一段第一时间。
前述的模拟延时锁定回路，其中所述的快速/慢速锁存电路包括产生表示通过该延迟线路的延迟应减小之第二个正向信号装置。
前述的模拟延时锁定回路，在该第一个正向信号第一次出现之后，通过该延时线路控制延时的装置仅响应于该第一和该第二个正向信号。
前述的模拟延时锁定回路，其中通过该模拟延时线路控制延时的方法包括产生一控制电压调整电流的一级幅度，直到该快速/慢速锁存电路产生的一个说明延时应增加的正向信号的正向变化维持一段第一时间，并包括此后产生一调整电流的二级幅度。
前述的模拟延时锁定回路，更进一步包括一个重置电路，防止该相位监测器产生一错误的控制信号。
前述的模拟延时锁定回路，更进一步包括一个重置电路，该基准时钟在预定中断一段最小时间后一旦启动，该重置电路使得模拟延时锁定回路重置。
前述的模拟延时锁定回路，通过延时线路控制延时的装置进一步包括一级和二级充电集成电容。
前述的模拟延时锁定回路，进一步包括一个具有充足重置时间的重置电路，使得该充电集成电容重置为不依赖于输入重置信号宽度的初始值。
前述的模拟延时锁定回路，通过该模拟延时线路控制延时的方法包括三个不同水平的直流偏磁电流，取决于该模拟延时锁定电路是随该基准时钟信号启动而启动，还是该模拟延时锁定电路随该基准时钟信号中断而启动，或是该模拟延时锁定电路为中断。
前述模拟延时锁定回路，通过该模拟延时线路控制延时的装置包括一个相位监测器，其输入用于接收该基准时钟信号和该延时时钟信号；一个快速/慢速锁存器，具有三个与该相位监测器耦合的输出控制信号；以及一个延时电压控制电路，具有与该快速/慢速锁存器耦合的输入，和与该模拟延时线路耦合的输出，以及至少一个集成电容器。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一个模拟延时锁定回路，其包括一个时钟输入；一个同步输出；一个与该时钟输入和同步输出耦合的相位监测器；一个快速/慢速锁存器，产生三个与该相位监测器耦合的输出控制信号；一个延时电压控制电路，与具有一级和二级输出的该快速/慢速锁存器耦合；一级和二级集成电容器，分别与该延时电压控制电路的一级和二级输出耦合；一个电压控制的模拟延时线路，其输入与时钟输入耦合，一级和二级控制终端分别与该延时电压控制电路的一级和二级输出耦合，并且其输出通过固定的延时线路与该同步输出耦合。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种模拟延时锁定回路的操作方法，该回路包括一个具有相关的最小延时的模拟延时线路，一个用于接受基准时钟信号的输入，一个用于产生延时时钟信号的输出，该方法包括通过该模拟延时线路电压控制延时，使得该延时在最小延时或其附近初始化，并且最初仅增加延时而不受该基准和该延时时钟信号之间相位关系的影响。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下根据本发明，模拟延时锁定回路包括基准和延时时钟信号，一个电压控制的延时线路，一个固定的延时线路，一个延时电压控制，一个快/慢锁存器，一个相位监测器，以及重置和时钟中断电路。快/慢锁存器产生由延时电压控制接收的三个信号一个“锁存的慢速信号”，一个“锁存的快速信号”，和一个“锁存的快速到慢速的信号”。相位监测器产生由快/慢锁存器接收的“变快”、“变慢”信号。
通过在启动时或延时锁定回路DLL重置后将延时线路的延时设定在其最小值及其附近，本发明的模拟延时锁定回路中大大减少了现有模拟方案中的问题。于是即使相位监测器和快/慢锁存器的组合最初产生一个锁定的快速信号，延时最初也会被迫增大。随着延时在后面周期内增大，最终相位差达到锁存的慢速信号产生的点。从此点开始，当锁定的快速信号出现时延时减小，而锁定的慢速信号出现时延时增大。由于在锁存点附近出现真正的锁存慢速信号之前延时只能增大，因此，除非要将延时锁定回路DLL保持在锁存状态下，延时不需减小。这样，就避免了我们不希望看到的试图将延时减小到低于最小可实现延时的情况。
对于给定的频率，本发明保证了延时锁定回路DLL在所需延时线路范围内最小延时处锁存，这样就将由于电压变动产生的延时锁定回路DLL抖动降到最低。
出现能够很快进行的转变时以及延时锁定回路DLL锁存之后，由于延时信号以延时的极小增量改变相位，所以本发明不需要时间窗口。一旦达到锁定就不必再进行调整，直到由相位监测器分析到两个信号相位相差小于50皮秒picoseconds(兆分之一秒)或相当于固有误差幅度的数量级。
本发明中的延时回路一直是闭合的。通过一直使用相位监测器和快/慢锁存器的组合控制延时，并使用相位监测器确定何时开始允许降低延时，电路系统被大大简化了。
本发明获益于延时线路的模拟特性，并获益于转变点附近调整幅度的连续降低。
经由上述可知，本发明是关于一种电压控制的模拟延时锁定回路及其操作方法，该用于接收基准时钟信号并产生延时输出时钟信号的模拟延时锁定回路，包括一个电压控制的延时线路、一个固定延时线路、一个延时电压控制、一个快速/慢速锁存器、一个相位监测器以及重置和时钟中断电路。快速/慢速锁存器产生三个由延时电压控制接收的信号一个“锁定的慢速信号”、一个“锁定的快速信号”、一个“锁定的快速到慢速的信号”。相位监测器产生由快速/慢速锁存器接收的“变快”和“变慢”信号。模拟延时锁定回路开启时在其最小值或接近最小值处设定延时线路的初始延时。然后延时被迫从最小值开始增加，直至达到不依赖于基准和延时时钟信号间相位关系的锁定状态。
综上所述，本发明特殊结构的模拟延时锁定回路，通过使用相位监测器确定何时开始允许降低延时。本发明另一特殊结构的模拟延时锁定回路，使用相位监测器和快/慢锁存器的组合控制延时以简化电路。本发明特殊的模拟延时锁定回路的操作方法，利用延时线路的模拟特性，并在转变点附近降低调整幅度。其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的延时锁定回路具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。
图1A是一个现有技术模拟延时锁定回路的原理框图；图1B是根据本发明的模拟延时锁定回路的框图，包括一个电压控制延时线路，一个固定延时线路，一个延时电压控制，一个相位监测器，一个快/慢锁存器，一个延时锁定重置回路和一个时钟中断回路；图2是图1B所示相位监测器的原理框图；图3是图1B所示延时锁定重置回路的原理框图；图4是图1B所示时钟中断回路的原理框图；图5是图1B所示快/慢锁定回路的原理框图；图6A、6B、6C是图1B所示本发明中与模拟延时锁定回路相关的时间控制图；图7是图1B所示延时电压控制回路的第一个实施例的原理图；以及图8是图1B所示延时电压控制回路的第二个实施例的原理图，具有节省功率的特征。
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的电压控制的模拟延时锁定回路及其操作方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。
本发明中模拟延时锁定回路20的框图如图1B所示。模拟延时锁定回路DLL20的输入接收一个输入基准时钟信号并产生一个延时的同步时钟输出信号。延时电压控制回路16B向电压控制延时线路12提供VR和VC控制信号。在延时电压控制回路16B的输出中，集成电容器C2和C3与控制信号VR和VC耦合。相位监测回路18B接收时钟和同步时钟信号，并产生“变快”(FST)和“变慢”(SLW)控制输出信号。快/慢锁定器22B接收FST和SLW控制信号并产生三个输出控制信号“锁存的慢速信号”(SLWL)；“锁存的快速信号”(FSTL)；“锁存的快速到慢速信号”(FTOS)，下文将更加详细地说明。延时电压控制回路16B接收SLWL、FSTL和FTOS控制信号，并为电压控制延时线路12产生VR和VC控制信号。另外，增加了延时锁定回路DLL重置回路24，以正确初始化并重置相位监测器18B和延时电压控制回路16B。还增加了另一回路-“时钟中断”回路26，使得延时锁定回路DLL20在时钟信号中断后能够重置，而不要求单独的DLL重置信号。
请参阅图2所示，原理图阐述了相位监测器18B回路的详细结构。本发明删去了现有技术相位监测器中CLOCK路径中额外的触发器。这些触发器会在启动时或重置后使“变慢”信号第一次出现。然而，如下所述，事实上这样会产生一个“错误”的SLWL信号。错误的SLWL信号导致了后续的FSTL信号，说明延时线路的延时应缩短。由于延时在最小可能延时处被初始化，如果错误的SLWL信号出现，则延时锁定回路DLL不会锁定。相位监测器18B已进行了修改，将内部和外部的重置路径分了开来，并减少了路径中门延时的数量，如下文详述。这样就允许相位监测器18B更快地重置，允许更高频率运行。
当转换器U9输入中的重置信号RSTB为低，并且初始化锁存器U19/U20、U4/U5、U0/U1及U6/U7使得节点“FSTRST”(转换器U20的输入)和“SB”(转换器U4的输入)为低，而节点“FSTBD”和“NXD”为高时，相位监测器18B处于重置状态。输出信号FST(锁存器U0/U1的输出)和SLW(锁存器U6/U7的输出)都会为低。当重置信号RSTB升高时，锁存器被释放，节点“SLRSTB”(转换器18的输出)升高。时钟CLOCK信号或同步SYNC信号一降低，节点“FSTRST”和“SB”就会相应设为高。考虑这种情况时钟CLOCK和同步SYNC间的相位关系使得时钟CLOCK在同步SYNC升高之前稍微升高。如果时钟CLOCK升高的时间与RSTB升高的时间非常接近，当时钟CLOCK仍为低时就没有足够的时间将节点FSTRST设为高，并且当时钟CLOCK升高时也不会出现FST信号。由于同步SYNC晚一些，当同步仍为低时，节点SB就能设为高，并且在SYNC的上升边，输出SLW将会上升，快/慢锁存器22B的输出SLWL也将会上升。在时钟CLOCK的下一个上升边，FST上升，导致相位监测器18B和快/慢锁存器22B被重置。如果时钟CLOCK在同步SYNC上升之前足够短的时间内上升，在SYNC上升之前，就不能足够快地释放相位监测器18B以将节点SB设为高，并且在SYNC升高时不会产生SLW信号。当时钟CLOCK和同步SYNC都降低时，FSTRST和SB均为高。由于时钟CLOCK比同步SYNC稍早一些，信号FST会在时钟的下一个上升边产生，使得快/慢锁存回路22B产生FSTL。当同步SYNC上升，产生SLW时，将会出现相位监测器18B和快/慢锁存器22B被重置，并且这种模式会自我重复。由于FSTL可被认为第一个SLWL信号出现后的一个“加快”信号，又因为延时锁定回路DLL设置在最小延时，所以延时锁定回路DLL不会锁定。这样，对于上述相位关系会出现一个“错误的”初始SLWL。为避免这种失败模式，校准RSTB和时钟CLOCK以使RSTB在时钟的下降边升高，这是非常重要的。这样就可以通过晶体管M2将一个全半周期用于将节点“FSTRST”设为高，并将节点“FSTB”设为低。然后，通过晶体管栅极M0/M1，节点“FSTBD”(在锁存器U0/U1的输入中)在时钟上升边驱动为低，并且FST信号被驱动为高。
请参阅图3所示，原理图说明了延时锁定回路重置电路24的详细电路。正常运行中，施加功率并在一段时间后下降并保持功率较低时，或非门U9输入中的信号PWRUP升高。在功率下降前后的某点，时钟运行，信号RSDLL和CLKOFF将为低，锁存器U11/U12输出中的RSTB将为高。时钟信号传输到晶体管M7、M10和M6的栅极，也传输到转换器U14的输入。信号RSDLL传输到或非门U8的输入。信号CLKOFF传送到转换器U1的输入及或非门U5的输入。为重置延时锁定回路DLL20，信号RSDLL上升一小段时间，使得晶体管M0和M1栅极处“PULSE”节点下降同样长时间。
请参阅图4所示，原理图说明了产生CLKOFF信号的“时钟中断”电路26的具体结构。关于图4，如果转换器U0输入中的时钟信号在足够长的时间段内为低，节点“TIMER”(转换器U1的输入)在转换器链U1/U2/U3上就会降至低于跳闸点，并且CLKOFF将会上升。随着时钟的下一个正向转变，CLKOFF立即下降。
请回过头来参阅图3所示，信号CLKOFF在扩展时间段内一直很低，并且当它升高时仅仅使得转换器U15输出中的节点“DELAY”下降，除此以外没有其它影响。然而，当信号CLKOFF保持较高后又降得较低时，在从CLKOFF至“DELAY”节点的延时期间，或非门U8输出中的节点“PULSE”就会产生负向脉冲。如果出现信号RSDLL或者CLOCKOFF信号在保持预定时间较低后又升高，节点“PULSE”就会短时降低，并且转换器U6的输入中的节点“RSTTIME”会很快升高。一旦“PULSE”节点再次升高，节点“RSTTIME”就会通过晶体管M1和M2缓慢放电。在节点“RSTTIME”升高后的时钟的第一个上升边界，将转换器U7输出中的“SLRST”节点设定为高，转换器U10输出中的“N2”节点也将会升高。在时钟信号的下一个下降边，RSTB将会下降并重置延时锁定回路DLL20。RSTB信号会保持为低，直至节点“RSTTIME”下降得足够多，使得转换器U7的输出降至或非门U9和转换器U10的跳闸点，使得节点“N2”在时钟信号的下一个上升边下降。然后信号RSTB会在时钟信号的下一个下降边上升，达到要求的同步。“拉长”经“RSTTIME”节点的RSTB信号保持较低的时间，是为了使电压控制延时线路12的控制电压有充足的时间重置为初始值。
请参阅图5所示，原理图详细说明了快/慢锁存电路22B的具体电路。现有技术中相位监测器和快/慢锁存器的组合的一个优点是，当要求大的相位变化时，FSTL和SLWL信号脉冲宽度较大，而要求较小的相位变化时脉冲宽度较小。随着模拟延时锁定回路DLL20接近锁定状态，相位变化就很小了。合理选择锁存器U0/U1和U2/U3的设备尺寸，使得在FST上升和FSTL上升之间及SLW上升和SLWL上升之间相应存在最小延时。另一方面，当FST和SLW均降低时，延时在重置锁存器时延长。这样，就会存在一个与重置锁存器的延时时段设定的锁存信号相关的最小脉冲宽度。这样，就保证了电压控制延时线路12的最小调整接近锁存状态。由于对于非常接近锁存的状态，脉冲会在它对控制电压引起任何变化之前消失，并且不会出现任何延时调整，所以要求这个最小脉冲宽度。
在快/慢锁存器22B中，SLW信号由转换器U4、晶体管M9和M7及或非门U5的输入接收。FST信号由晶体管M0和M2、转换器U6及或非门U5的其它输入接收。输出控制信号FTOS由锁存器U17/U18产生，输出控制信号FSTL由锁存器U0/U1产生，输出控制信号SLWL由锁存器U2/U3产生。逻辑门I27用于平衡FSTL和SLWL信号路径间的负载。
如上新的锁定电路图所示，当正的FSTL信号比SLWL信号的第一个正转变出现得早时，延时线路12的延时将会增大而不会减小。换言之，如果相位监测器18B的第一个FST信号比第一个SLW信号出现得早，则事实上肯定可作为“变慢”信号。
现在参照图6A、6B和6C的时间图，其中进一步说明了与模拟延时锁定回路20相关的不同信号间的时间关系。图6A说明了CLOCK时钟和SYNC同步信号间的相位关系及其产生的FSTL脉冲，这种关系使得FST信号在SLW信号上升之前上升。在这种情况下，FSTL信号使得延时线路12的延时增加，而不是如箭头所示那样降低。图6B示出了延时增加了将近一个时钟周期之后，且刚好在相位监测器18B和快/慢锁存器22B产生真正的SLWL信号的时间点之前的相位关系。图6C示出了延时进一步微量增加使时钟信号的上升边丢失并导致第一个SLWL信号出现后相位关系。
关于图6A，如果FSTL的高状态就像在现有技术中一样用于控制调整幅度，由于FSTL较窄，所以调整较小。现有技术中，每个FSTL脉冲会使同步SYNC左移(加快)。本发明中，在第一个正确的SLWL出现之前，每个FSTL脉冲会将同步SYNC右移(变慢)。由于左移时SYNC接近锁定状态，所以现有技术在这种情况下需较小的调整。然而，在本发明中，在第一个正确的SLWL出现之前，由于同步SYNC需要向右移动很长一段才能达到锁定状态，所以需较大的调整。
关于图6B，如果FSTL的高状态就像在现有技术中一样用于控制调整幅度，由于FSTL较宽，所以调整较大。现有技术中，每个FSTL脉冲会使同步SYNC左移(加快)。本发明中，在第一个正确的SLWL出现之前，每个FSTL脉冲会将同步SYNC右移(变慢)。由于同步SYNC需要向左移动很长一段才能达到锁定状态，所以现有技术在这种情况下需较大的调整。然而，在本发明中，在第一个正确的SLWL出现之前，由于同步SYNC稍稍向右移动就接近锁定状态，所以需较小的调整。
因此，如果在第一个正确的SLWL出现之前的时段内用FSTL的高状态控制调整幅度，那么我们希望调整幅度较大时它们较小，而我们希望调整幅度较小时它们较大。然而，如果在第一个正确的SLWL出现之前用FSTL的低状态控制调整幅度，由于高状态较窄时低状态较宽，且反之亦然，所以能够达到我们所希望的效果。在图6A所示情况下，由于FSTL的低状态较宽，所以调整幅度较大。在图6B所示情况下，由于FSTL的低状态较窄，所以调整幅度较小。在第一个正确的SLWL出现之后，FSTL和SLWL高状态的宽度分别控制快速和慢速调整的幅度。
使用现有技术中的快/慢锁存电路用FSTL的低状态控制调整幅度的一个问题是，由于FSTL信号的下降边被延时以保证FSTL信号的最小正脉冲宽度，如图6B所示，当相位差很小时信号不会降低。为解决这个问题，在快/慢锁存电路22B中增加了第三个锁存器U17/U18，输出称为“从快速到慢速”(FTOS)的控制信号。该锁存器和与之相关的输出驱动器U28/U30具有适当的比率，使得FST和SLW均降低的时间之间的延时最小，该延时重置锁存器并导致FTOS降低。FST上升和FTOS上升时间之间的延时增加了。这样，对于FST上升和FTOS上升时间之间的延时设定的FTOS，最小宽度负脉冲就得到了保证。
请参阅图7所示，该示意图说明了延时电压控制电路16B的第一个实施例的具体电路。当模拟延时锁定回路22重置时，信号FSTL、SLWL和FTOS都为低。RSTB信号也为低，导致转换器U7输出中的“INRSTB”节点也为低。这样，锁存器U9/U10重置，使得转换器U8输入中的“FASTEN”节点也为低。在这种状态下，或非门U22输出中的“SLOWERD”节点通过传输门M17/M18传输到晶体管M2栅极上的“SLOWER”节点。SLWL信号被二级传输门M19/M20堵塞了。当RSTB信号升高后FTOS为低时，“SLOWER”节点为高，并且通过并联晶体管M2/M4和M10/M11/M23，节点VR上的充电集成电容器充电。随着晶体管M1和M4输出中VR节点上电压的下降，晶体管M8和M9输出中VC节点上的电压将会上升。VR和VC上的这些变化反过来通过电压控制延时线路12使延时增大。只要“FASTEN”节点为低，晶体管M0栅极上“FASTER”节点就会保持高。在RSTB信号升高后的第一个SLWL信号的正向转变中，适当设置锁存器U9/U10，使得“FASTEN”节点升高。在该点上，SLWL信号通过传输门M19/M20传输到“SLOWER”节点，传输门M17/M18堵塞了“SLOWERD”节点上的信号。电流路径M10/M11/M23也在该点中断，于是在第一个SLWL出现后调整电流更小了。这样，当延时锁定回路DLL达到锁定状态时，就允许调整更小，而不缩短锁定时间。一旦“FASTEN”节点上升，“FASTER”节点上的电压就可由FSTL信号以正常的方式进行控制。因此，延时会增大还是减小取决于SLWL还是FSTL信号上升。
如图7所示延时电压控制电路16B的下半部设定了初始值，在重置时，VR和VC节点的电压按照此值进行了初始化。当RSTB信号较低也就是说模拟延时锁定回路DLL20被重置时，偏置堆栈R2/R3/R4/M24开启，并且节点“VRZ”上的电压设为电源电压或接近电源电压，取决于选择哪种。按照节点“VRZ”上的电压水平和晶体管M14、M15的阻抗所决定的，节点“VCZ”上的电压也设为其初始值。由于RSTB信号较低时传输门M3/M6和M12/M13都开启，节点“VRZ”和“VCZ”上的重置值分别传输至VR和VC节点。当RSTB信号上升时，传输门关闭，VR响应于上述输入信号FSTL、SLWL和FTOS。按照晶体管M8和M9的阻抗比及VR节点的电压水平决定的，VC节点受VR节点支配。“VRZ”的初始值之所以不能设为电源电压，是因为当VR从电源电压下降十分之几时，延时线路的延时一般变化很小。跳过这个范围，锁定时间可以增加而不影响实际的锁定延时。如联系图3所述内容，拉长了重置输入脉冲，以便RSTB信号保持足够长时间低信号，使得节点VR和VC上的大充电集成电容达到其初始值。
我们希望，在延时锁定回路中断或时钟中断的状态下，能够尽可能减少延时电压控制电路16B中的直流电流。图8示出了电压控制电路16C的第二个实施例，按照本发明包括门U0、U1和U3及转换器U5，具有节省电流的特征。当信号DLLOFF为高时，基本上就消除了所有直流电流。当信号DLLOFF为低而CLOCKOFF为高时，如果RSTB为低就不能消除任何电流，因为这意味着即使时钟中断了，延时锁定回路还在被重置。当信号DLLOFF较低而CLOCKOFF较高且RSTB较高时，所有电流均被消除。VR节点的电压为电源电压，VC节点的电压为基电压。时钟信号中断时，为VR和VC的设定这些水平是非常重要的，以消除电压控制延时单元中直通电流的可能性。
虽然以上结合特定的存储结构和操作方法讲述了本发明的主要原理，但应该很清楚地认识到前述说明仅仅以举例的方式进行讲解，而不可作为本发明范围的限制。尤其是，应当认识到讲解前述说明的过程会使熟悉相关技术的人员联想到其它改动。这些改动可能涉及到其它本质上已知的特征和代替使用这里讲到的特征或增加的特征。虽然本申请中已将权利要求划定为特定的特征组合，应当认识到这里所讲的范围还包括任何这里明确地或暗示地讲到的新特征和新特征组合，以及熟悉相关技术的人员能够明白的一般化原则和修改，不管这些是否涉及这里权利要求的相同发明，也不管是否部分解决了与本发明所遇到的相同的任何或全部技术问题。在本申请或由本申请派生的更进一步的申请执行期间，本申请在这里保留对这些特征或特征组合提出新权利要求的权力。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种模拟延时锁定回路，其特征在于其包括一个具有相关最小延时的模拟延时线路；一个用于接收基准时钟信号的输入；一个用于产生延时时钟信号的输出；以及一个通过模拟延时线路控制延时，使延时在最小延时或接近最小延时处初始化的装置。
2.根据权利要求1所述模拟延时锁定回路，其特征在于其中通过该模拟延时线路的延时仅在最初增加，而不受该基准和该延时时钟信号间相位关系的影响。
3.根据权利要求1所述模拟延时锁定回路，其特征在于其中通过模拟延时线路控制延时的装置包括一个用于接收该基准和该延时时钟信号并产生输出控制信号的相位监测器。
4.根据权利要求3所述模拟延时锁定回路，其特征在于其中通过该模拟延时线路的延时仅在最初增加，而不受该相位监测器的输出控制信号的影响。
5.根据权利要求2所述模拟延时锁定回路，其特征在于其中该延时增加的幅度与该基准和该延时时钟信号间的相位差成比例。
6.根据权利要求3所述模拟延时锁定回路，其特征在于其中在该延时时钟信号的上升边以最短时间领先该基准时钟信号的上升边之后，通过该模拟延时线路的延时会增加或减少。
7.根据权利要求3所述模拟延时锁定回路，其特征在于其中该相位监测器进一步包括产生一第一个显示延时将增加的装置。
8.根据权利要求3所述模拟延时锁定回路，其特征在于其中通过该模拟延时线路控制延时的装置进一步包括一个与该相位监测器耦合的快速/慢速锁存电路。
9.根据权利要求8所述模拟延时锁定回路，其特征在于其中该快速/慢速锁存电路包括用于产生一正向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应减小。
10.根据权利要求8所述模拟延时锁定回路，其特征在于其中该快速/慢速锁存电路包括用于产生一正向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应增大。
11.根据权利要求8所述模拟延时锁定回路，其特征在于其中该快速/慢速锁存电路包括用于产生一负向可变宽度信号的输出，以表示出通过该模拟延时线路的延时应增大。
12.根据权利要求8所述模拟延时锁定回路，其特征在于其中该快速/慢速锁存电路包括产生第一、第二、第三个输出控制信号的装置，其宽度取决于该基准时钟信号和该延时时钟信号间的相位差。
13.根据权利要求8所述模拟延时锁定回路，其特征在于其中包括产生三个可变宽度信号的装置，两个正信号具有指定的最小高时段，而一个负信号具有指定的最小低时段。
14.根据权利要求8所述模拟延时锁定回路，其特征在于其中通过该模拟延时线路控制延时的装置仅响应于由该快速/慢速锁存电路产生的一负向可变宽度信号，直至表示通过该模拟延时线路的延时应增加的由该快速/慢速锁存电路产生的第一个正信号的正向变化维持一段第一时间。
15.根据权利要求14所述模拟延时锁定回路，其特征在于其中该快速/慢速锁存电路包括产生表示通过该延迟线路的延迟应减小之第二个正向信号装置。
16.根据权利要求15所述模拟延时锁定回路，其特征在于在该第一个正向信号第一次出现之后，通过该延时线路控制延时的装置仅响应于该第一和该第二个正向信号。
17.根据权利要求8所述模拟延时锁定回路，其特征在于其中通过该模拟延时线路控制延时的方法包括产生一控制电压调整电流的一级幅度，直到该快速/慢速锁存电路产生的一个说明延时应增加的正向信号的正向变化维持一段第一时间，并包括此后产生一调整电流的二级幅度。
18.根据权利要求3所述模拟延时锁定回路，其特征在于更进一步包括一个重置电路，防止该相位监测器产生一错误的控制信号。
19.根据权利要求1所述模拟延时锁定回路，其特征在于更进一步包括一个重置电路，该基准时钟在预定中断一段最小时间后一旦启动，该重置电路使得模拟延时锁定回路重置。
20.根据权利要求1所述模拟延时锁定回路，其特征在于通过延时线路控制延时的装置进一步包括一级和二级充电集成电容。
21.根据权利要求20所述模拟延时锁定回路，其特征在于进一步包括一个具有充足重置时间的重置电路，使得该充电集成电容重置为不依赖于输入重置信号宽度的初始值。
22.根据权利要求1所述模拟延时锁定回路，其特征在于通过该模拟延时线路控制延时的方法包括三个不同水平的直流偏磁电流，取决于该模拟延时锁定电路是随该基准时钟信号启动而启动，还是该模拟延时锁定电路随该基准时钟信号中断而启动，或是该模拟延时锁定电路为中断。
23.根据权利要求1所述模拟延时锁定回路，其特征在于通过该模拟延时线路控制延时的装置包括一个相位监测器，其输入用于接收该基准时钟信号和该延时时钟信号；一个快速/慢速锁存器，具有三个与该相位监测器耦合的输出控制信号；以及一个延时电压控制电路，具有与该快速/慢速锁存器耦合的输入，和与该模拟延时线路耦合的输出，以及至少一个集成电容器。
24.一个模拟延时锁定回路，其特征在于其包括一个时钟输入；一个同步输出；一个与该时钟输入和同步输出耦合的相位监测器；一个快速/慢速锁存器，产生三个与该相位监测器耦合的输出控制信号；一个延时电压控制电路，与具有一级和二级输出的该快速/慢速锁存器耦合；一级和二级集成电容器，分别与该延时电压控制电路的一级和二级输出耦合；一个电压控制的模拟延时线路，其输入与时钟输入耦合，一级和二级控制终端分别与该延时电压控制电路的一级和二级输出耦合，并且其输出通过固定的延时线路与该同步输出耦合。
25.一种模拟延时锁定回路的操作方法，该回路包括一个具有相关的最小延时的模拟延时线路，一个用于接受基准时钟信号的输入，一个用于产生延时时钟信号的输出，其特征在于该方法包括通过该模拟延时线路电压控制延时，使得该延时在最小延时或其附近初始化，并且最初仅增加延时而不受该基准和该延时时钟信号之间相位关系的影响。
全文摘要
本发明是关于一种电压控制的模拟延时锁定回路及其操作方法，该用于接收基准时钟信号并产生延时输出时钟信号的模拟延时锁定回路，包括一个电压控制的延时线路、一个固定延时线路、一个延时电压控制、一个快速/慢速锁存器、一个相位监测器以及重置和时钟中断电路。快速/慢速锁存器产生三个由延时电压控制接收的信号一个“锁定的慢速信号”、一个“锁定的快速信号”、一个“锁定的快速到慢速的信号”。相位监测器产生由快速/慢速锁存器接收的“变快”和“变慢”信号。模拟延时锁定回路开启时在其最小值或接近最小值处设定延时线路的初始延时。然后延时被迫从最小值开始增加，直至达到不依赖于基准和延时时钟信号间相位关系的锁定状态。
文档编号H03L7/06GK1655456SQ20041009653
公开日2005年8月17日 申请日期2004年11月30日 优先权日2004年2月11日
发明者D 亥特利 维翰, S 伊顿 史蒂夫 申请人:茂德科技股份有限公司