专利名称：使用在盘驱动器中的迭代解码进行数据再现的方法和装置的制作方法
技术领域：
本发明一般涉及盘驱动器领域，尤其涉及一种应用迭代解码方法的数据再现的装置。
背景技术：
一般地，在以硬盘驱动器为代表的盘驱动器领域中，使用称作读通道的信号处理电路，其处理由磁头从盘介质(下文中简称为盘)读取的数据信号以再现原始数据。
通常，信号处理电路由专门设计的LSI构成。信号处理电路包括用于处理写数据以将数据记录到盘上的写通道。信号处理电路也称作读/写通道或数据通道。
目前的读/写通道采用数据解码模式(数据再现方法)，该模式是部分响应模式和维特比解码方法的结合，即所谓的部分响应最大似然(PRML)模式。
近年来，为达到更高的记录密度，除PRML模式外，尤其提出了用于提高纠错率的各种信号处理模式。在这些模式中，低密度奇偶校验(LDPC)编码/迭代解码模式已受到广泛关注(例如，参见由WuZining编写、Kluwer Academic出版商出版的“Coding and IterativeDetection for Magnetic Recording Channels”)。此外，除了这个，还提出了其他各种迭代解码模式(例如，参见日本专利申请KOKAI公布2003-68024)。
至于以上描述的迭代解码方法，当该方法应用于盘驱动器的数据再现系统时，由巨大的磁阻(GMR)设备引起的热量不均现象已被认识到，并且当读数据信号包括因为读数据信号遗失产生的突发噪声时，其中有错误散播的现象已被认识到。因此，例如，这一方法出现了一个问题，即例如应用了如里得-索罗门(Reed-Solomon)解码方法的纠错功能将性能降级。
发明内容
本发明的一个目的在于提供可改进用于突发错误的解码功能，并通过迭代解码方法确保在数据再现操作中的充分的纠错功能的盘驱动器。
该盘驱动器包括从盘介质上读取数据信号的磁头和数据再现单元，数据再现单元对磁头从盘介质读取的编码数据信号进行解码并再现记录于盘介质上的数据，该数据再现单元包括迭代解码单元，用于为编码数据信号执行包括后验概率解码处理的迭代解码处理；检测单元，其检测对应于包括在来自由迭代解码处理产生的对数似然比率信息的编码数据信号中的错误的错误部分；及调整单元，其将对应于由检测单元检测到的错误部分的对数似然比率信息调整到指定范围。
引入到说明书中并组成说明书一部分的附图示出了本发明的实施例，并与以上给出的总体描述和以下给出的实施例的详细描述一起用于解释本发明的原理。
图1是示出了涉及本发明第一实施例的读/写通道的主要部分的方框图；图2是示出了涉及本实施例的盘驱动器的主要部分的方框图；图3是示出了涉及本实施例的数字磁记录系统的原理的方框图；图4是示出了涉及本实施例的迭代解码器的主要部分的方框图；图5是示出了涉及本实施例的通道解码器的输出组的图表；图6是示出了涉及本实施例的RLL错误检测器的输出信号的图表；图7是示出了涉及本实施例的LLR调整器的输出组的图表；
图8是示出了涉及本发明第二实施例的读/写通道的主要部分的方框图；图9是示出了涉及第二实施例的迭代解码器的主要部分的方框图；图10是示出了涉及本发明第三实施例的读/写通道的主要部分的方框图；图11是示出了涉及第三实施例的迭代解码器的主要部分的方框图。
具体实施例方式
(第一实施例)下面参照附图描述本发明的第一实施例。
图1是示出了读/写通道5的主要部分的方框图，其中读/写通道5是涉及本实施例的数据再现装置。图2是示出了包括读/写通道5的盘驱动器的主要部分的方框图。
(盘驱动器的结构)如图2中所示的盘驱动器，具有记录介质的盘1、磁头3、预放大电路4、读/写(R/W)通道5、盘控制器(HDC)6和缓冲存储器7。
主轴电动机(SPM)2旋转盘1。磁头3包括读磁头设备(GMR设备)和写磁头设备，并由读磁头设备从盘1读取数据。此外，磁头3通过写磁头设备将数据写在盘1上。
预放大电路4具有读放大器40，其放大由读磁头设备读取的数据信号(读数据信号)并将该放大的数据信号发送到读/写通道5。此外，预放大电路4具有写放大器41，其将从读/写通道5输出的写数据信号转换为写电流，并将该写电流提供给读/写设备。
HDC 6包括用于将本驱动器连接到主机系统的主机接口，并向读/写通道5输出写数据WD和从读/写通道5输入读数据(再现数据)RD。缓冲存储器7是由HDC 6访问的存储器，其临时存储读/写数据。
(读/写通道)
如图1中所示的读/写通道5主要分成连接到读放大器40的读通道和连接到写放大器41的写通道。
写通道包括连接到HDC 6的纠错编码器51(下文中称作ECC编码器)、游程长度受限(RLL)编码器52和低密度奇偶校验(LDPC)编码器53。LDPC编码器53将编码的数据信号输出到写放大器41。
相反，读通道包括连接到读放大器40的均衡器54、迭代解码器55、RLL解码器56和纠错解码器(下文中称作ECC解码器)57。均衡器54是包括在输入侧的模拟数字(A/D)转换器的数字均衡器。
这里，如图3中所示，该盘驱动器应用了数字磁记录系统30，其由读/写放大器4、数字记录/再现系统和均衡器54组成，其中记录/再现系统包括磁头3和盘1。在这一系统30中，均衡器54的特性是以这样一种方式设置的，即使对于输入UK的输出yk具有所需的部分响应(PR)特性。这一系统30构成PR通道，该通道可以说是一种格子码。
本实施例的读/写通道将PR通道看作内部代码并将LDPC编码器53串联级联到PR通道以实现迭代解码处理。
如图4中所示的迭代解码器55包括连接到均衡器54的通道解码器550、对数似然比率(LLR)调整器551、RLL代码限制错误检测器(下文称作RLL错误检测器)552和LDPC解码器553。
通道解码器550执行内部代码的PR通道(30)的解码处理。通道解码器550通过使用如软输出维特比算法等的后验概率(APP)解码算法为由均衡器54输出的数据信号组执行APP解码处理。
通道解码器550输出解码结果和对数似然比率(LLR)组(LLR信息)。LLR组代表显示解码结果可靠性的可靠信息。即，LLR(L(Uk))是从均衡器54的输出yk为“uk＝0”的概率P和输出yk为“uk＝1”的概率P之间比率的对数。
L(uk)=logP(yk|uk=1)P(yk|uk=0)...(1)]]>随着公式(1)所示的LLR的绝对值变大，来自通道解码器550的解码结果变成一个更正确的值。
LDPC解码器553执行LDPC编码组的解码处理，LDPC编码组为由LDPC编码器编码的外部编码。这里，如果假设LLR调整器551(下文将描述)不执行调整功能，则LDPC解码器553通过使用从通道解码器550输出的LLR组由用于对来自通道解码器550的结果进行解码的预定解码算法执行解码处理。这时，LDPC解码器553输出LLR信息，该信息是与解码处理相关的新对数似然比率组。该预定解码算法是LDPC代码组的解码算法之一，例如，和积算法。
通道解码器550具有自LDPC解码器553输出的新LLR组且从均衡器54的输出(编码数据信号组)输入到那里并再次执行APP解码处理。像这样的迭代解码处理重复直到满足结束条件。
结束条件是指完成预定数量的迭代或指在LDPC代码组中的解码处理中没有检测到错误。当该迭代解码处理结束，LLR组和自LDPC解码器553输出的解码结果被输出到RLL解码器56。
(本实施例的操作)接着，下面描述包括LLR调整器551和RLL错误检测器552的操作的迭代解码器55的操作。
如上所述，通道解码器550执行APP解码处理并输出解码结果及对数似然比率组(LLR信息)。RLL错误检测器552具有输入到其中的LLR组，并执行其中逻辑“0”是阈值的硬判定。RLL错误检测器552确定通过硬判定处理计算的硬判定组是否违反了RLL编码规则并当硬判定组违反了RLL编码规则时输出错误检测标志EF。
这里，当未满足最小游程长度限制、最大游程长度限制和最大传输游程限制或检测到不存在于编码表中的码字时，确定违反了RLL编码规则。
当包括导致振幅减小的突发错误的解码结果从通道解码器550输出时，来自通道解码器550的LLR组，如图5中所示，示出了对应于突发错误部分的从时间t1到时间t2的状态。这里，横轴代表标准的时间轴(t/TbTb显示了位间隔)当RLL错误检测器552从LLR组检测到突发错误部分时，RLL错误检测器552输出错误检测标志EF来响应检测到错误，如图6所示的那样。这里，错误检测标志EF意味着高水平部分是突发错误部分。
接着，LLR调整器551根据来自RLL错误检测器552的错误标志EF为从通道解码器550输入的LLR组将似然值(水平)调整到1/N。为了更具体，如图7中所示，LLR调整器551将对应于LLR组(突发错误部分)的时间t1到时间t2的部分的值(水平)调整到，例如，1/2或1/3。在这种情况下，LLR调整器551可通过从对应于时间t1到时间t2的LLR组的部分减去某一值来作出调整。
LDPC解码器553通过使用由LLR调整器551调整的LLR组为从通道解码器550输出的解码结果执行解码处理。然后，LDPC解码器553将与解码处理相关的新LLR组输出到通道解码器550。
当以上描述的迭代解码处理结束时，迭代解码器55将LLR组和从LDPC解码器553输出的解码结果输出到RLL解码器56。
根据本实施例的迭代解码器55，RLL错误检测器552从LLR组(输出错误检测标志EF)检测到包括在从通道解码器550输出的内部码的解码结果中的突发错误部分。LLR调整器551限制对应于错误部分的LLR组的值；为更具体，其降低对应于错误部分的似然性以防止突发错误部分的可靠性判定的影响。
因此，当LDPC解码器553通过使用LLR组为自通道解码器550输出的解码结果执行外部代码的解码处理时，防止了突发错误部分的可靠性判定的影响。换言之，在迭代解码器55的迭代解码处理中，可防止包括在来自通道解码器550的APP解码处理的解码结果中突发错误散播的现象。
简而言之，根据本实施例，改进用于包括突发错误的编码数据信号的迭代解码功能且，结果，在再现这些数据时确保充分的纠错功能是可能的。
(第二实施例)图8和图9是示出了涉及第二实施例的R/W通道5和迭代解码器55的主要部分的方框图。
也就是说，如图8中所示，本实施例的R/W通道5是以这样一种方式构造的，即外部代码的递归系统卷积(RSC)编码器80与内部代码的PR通道串联级联。因此，如图9中所示，迭代解码器55由用于执行内部代码的PR通道的解码处理的通道解码器550和用于执行外部代码的RSC编码组的解码处理的RSC解码器90执行迭代解码处理。
在这方面，包括LLR调整器551和RLL错误检测器552的操作的迭代解码器55中的操作，与第一实施例的情况相同。
(第三实施例)图10和图11是示出了涉及第三实施例的R/W通道5和迭代解码器55的主要部分的方框图。
也就是说，如图10中所示，本实施例的R/W通道5是以这样一种方式构建的，即外部代码的奇偶校验(PC)编码器100与内部代码的PR通道串联级联。因此，如图11中所示，迭代解码器55由用于执行内部代码的PR通道的解码处理的通道解码器550和用于执行外部代码的RSC编码组的解码处理的PC解码器110执行迭代解码处理。
在这方面，包括LLR调整器551和RLL错误检测器552的操作的迭代解码器55中的操作，与第一实施例的情况相同。
其他的优点和修改对本领域技术人员来说是显而易见的。因此，本发明在其更广的方面不局限于这里描述和示出的具体细节和代表性实施例。因此，可以作出各种修改，而不脱离所附权利要求及其等同替换定义的总发明构思的精神或范围。
权利要求
1.一种盘驱动器，包括，磁头(3)，其读取记录于盘介质(1)上的数据信号；及数据再现单元(5)，其对磁头(3)从盘介质(1)读取的编码数据信号进行解码并再现记录于该盘介质上的数据，其特征在于，该数据再现单元(5)包括迭代解码单元(55)，其对编码数据信号执行包括后验概率解码处理的迭代解码处理；检测单元(552)，其检测对应于包括在来自由迭代解码处理产生的对数似然比率信息的编码数据信号中的错误的错误部分；及调整单元(551)，其调整对应于由检测单元(552)检测到的错误部分的对数似然比率信息。
2.根据权利要求1的盘驱动器，其特征在于，该迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理并输出包括对数似然比率信息的解码结果；及第二解码器(553)，其通过使用由调整单元(551)调整的对数似然比率信息来对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果；及由第一和第二解码器执行迭代解码处理预定次数且然后将第二解码器的输出作为迭代解码结果来输出。
3.根据权利要求1的盘驱动器，其特征在于，检测单元(552)从对数似然比率信息中检测不符合编码数据信号的编码规则的对数似然比率组的部分作为错误部分。
4.根据权利要求1的盘驱动器，其特征在于，检测单元(552)为对数似然比率信息的对数似然比率组执行硬判定处理，并检测出其中由硬判定处理获得的硬判定组不符合编码数据信号的编码规则的对数似然比率组的部分，作为错误部分。
5.根据权利要求1的盘驱动器，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(553)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器(550)的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(553)由用于低密度奇偶校验码的低密度奇偶校验(LDPC)解码器构成。
6.根据权利要求1的盘驱动器，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(90)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(90)由用于递归系统卷积码的递归系统卷积(RSC)解码器构成。
7.根据权利要求1的盘驱动器，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(110)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(110)由用于奇偶校验码的奇偶校验(PC)解码器构成。
8.根据权利要求1的盘驱动器，其特征在于，调整单元(551)将对数似然比率信息降低到1/N，并将之输出。
9.一种数据再现装置，包括，信号处理单元(54)，其具有输入到其中的编码数据信号，并执行数据信号处理；其特征在于，进一步包括迭代解码单元(55)，其为从信号处理单元(54)输出的编码数据信号执行包括后验概率解码处理的迭代解码处理；检测单元(552)，其检测对应于包括在来自由迭代解码处理产生的对数似然比率信息中的编码数据信号中的错误的错误部分，；及调整单元(551)，其在预定的范围内调整对应于由检测单元(552)检测的错误部分的对数似然比率信息。
10.根据权利要求9的数据再现装置，其特征在于，调整单元(551)将对数似然比率信息降低到1/N，并将之输出。
11.根据权利要求9的数据再现装置，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(553)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果；及由第一和第二解码器执行预定次数的迭代解码处理，且然后输出作为迭代解码结果的第二解码器输出。
12.根据权利要求9的数据再现装置，其特征在于，检测单元(552)从对数似然比率信息检测不符合编码数据信号的编码规则那样的对数似然比率组的部分作为错误部分。
13.根据权利要求9的数据再现装置，其特征在于，检测单元(552)对对数似然比率信息的对数似然比率组执行硬判定处理，并检测其中通过硬判定处理获得的硬判定组不符合编码数据信号的编码规则的对数似然比率组的部分作为错误部分。
14.根据权利要求9的数据再现装置，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(553)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(553)由用于低密度奇偶校验码的低密度奇偶校验(LDPC)解码器构成。
15.根据权利要求9的数据再现装置，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(90)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(90)由用于递归系统卷积码的递归系统卷积(RSC)解码器构成。
16.根据权利要求9的数据再现装置，其特征在于，迭代解码单元(55)包括第一解码器(550)，其对编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的解码结果；及第二解码器(110)，其通过使用由调整单元(551)调整的对数似然比率信息对来自第一解码器的解码结果执行后验概率解码处理，并输出包括作为第一解码器输入的对数似然比率信息的解码结果，第二解码器(110)由用于奇偶校验码的奇偶校验(PC)解码器构成。
17.一种在盘驱动器中再现从盘介质读取的数据的方法，该方法包括执行第一解码处理，对从该盘介质读取的编码数据信号执行后验概率解码处理，并输出包括对数似然比率信息的第一解码结果；检测对应于包括在来自该对数似然比率信息的解码数据信号中的错误的错误部分；其特征在于，进一步包括将对应于检测到的错误部分的对数似然比率信息调整到1/N；执行第二解码处理，通过使用调整的对数似然比率信息对第一解码结果执行后验概率解码处理，并输出包括作为第一解码结果的处理输入的对数似然比率信息的第二解码结果；及执行预定次数的包括第一和第二解码处理的迭代解码处理，且然后作为迭代解码结果输出第二解码处理的输出。
全文摘要
公开了一种使用包括用于执行迭代解码处理的迭代解码器(55)的读/写通道(5)的盘驱动器。迭代解码器(55)具有用于从通道解码器(550)和LLR调整器(551)输出的LLR组检测突发错误部分的RLL错误检测器(552)。LLR调整器(551)通过减小对应于检测到的突发错误部分的LLR组的值来进行调整。
文档编号H03M13/29GK1627415SQ20041009585
公开日2005年6月15日 申请日期2004年11月26日 优先权日2003年11月28日
发明者赤松学 申请人:株式会社东芝