专利名称：延迟电路的制作方法
技术领域：
本发明涉及用于即使在光盘高速记录时也可防止记录精度降低的延迟电路。
背景技术：
在可写入数据的光盘装置和光磁盘装置中，通过用激光装置将对应于数据调制信号的记录标识记录于光盘上，从而对光盘进行数据写入。例如，在CD-R中，首先用EFM编码器将要写入的数据调制为EFM信号，将该EFM信号输出到激光装置，将对应于EFM信号的记录标识记录到盘中。
但是，由于记录数据的介质种类和光盘的转速不同，导致记录状态发生变化，故若仅单纯地将EFM信号输出到激光装置，则不能记录所希望的记录标识。
因此，通过使EFM信号的上升沿和下降沿的定时延迟，来记录所希望的记录标识。这样，为了使EFM信号延迟，例如，如特开平11-273252号公报的图2的延迟电路所公开的，采用了延迟单元多级串联连接的延迟线(delay line)。将延迟对象的信号输入首级延迟单元，用选择器选择从各级延迟单元输出的任何一个信号，以作为延迟信号取出。这种延迟电路被用于特开平11-273252号公报的图1的脉冲宽度控制电路，该脉冲宽度控制电路被用于该公报的图7所示的光盘记录控制电路。
构成上述延迟线的延迟单元，主要由串联连接的2个变换器构成，第2级变换器的输出在成为由选择器选择的延迟信号的同时，成为下级延迟单元的输入。
〖专利文献〗特开平11-273252号公报。
在上述的延迟电路中，在构成各级延迟单元的2个变换器中，仅将第2级变换器的输出作为延迟信号抽出，不用第1级变换器的输出。即，每个延迟单元只能得到1个延迟信号。例如，在具备延迟电路由40个延迟单元构成的延迟线的情况下，只能得到40种延迟信号，若设基准时钟的周期为T，则作为各延迟单元的延迟量只能得到(1/40)×T的分解能。
而且，由于需要各延迟单元的延迟量恒定，故为了不受半导体工艺中的加工精度的影响，不得不将变换器的晶体管尺寸制成为某种程度。因此，各延迟单元延迟量的缩小也有极限。
但是，当要对光盘高速记录数据时，以该程度延迟的分解能，会导致记录精度的降低。
发明内容
因此，本发明提供一种在谋求成倍增加光盘记录精度的同时，即使在高速记录时也可以防止精度降低的延迟电路。
本发明涉及的延迟电路，其中具有多个延迟单元串联连接并使输入信号延迟的延迟线；将控制上述延迟的延迟控制电压提供给该延迟线的PLL电路；和选择上述各延迟单元的任一输出信号的选择器，上述延迟单元具备串联连接的2级延迟用变换器；和连接于第1级上述延迟用变换器和第2级上述延迟用变换器的连接点的输出用变换器；向第1级上述延迟用变换器输入来自前级的上述延迟单元的第2级上述延迟用变换器的输出信号；上述选择器将上述任一延迟单元中的上述输出用变换器或上述第2级的上述延迟用变换器的任一输出信号作为延迟信号输出。
由此，相对于从1个延迟单元只得到一个延迟信号的现有技术，在本发明中，在1个延迟单元中可任意选择来自输出用变换器或第2级延迟用变换器两个延迟信号中的1个。因此，变更PLL电路不会提高VCO的振荡频率，而可以使延迟量的分解能成倍增加。因此，在光盘记录控制电路中应用该延迟电路时，在谋求光盘记录精度成倍提高的同时，即使在高速记录时也可防止精度降低。
此外，在该延迟电路中，也可具备使从所述选择器输出的延迟信号进一步延迟并输出的信号延迟部。
由此，信号延迟部使从选择器输出的延迟信号进一步延迟并输出。因此，对选择器的前级延迟线，可不受由PLL电路提供的延迟控制电压的制约而独立地延迟控制。
而且，上述信号延迟部也可具有输入来自上述选择器的上述延迟信号、并联连接的延迟量相互不同的多个缓冲器电路；和将上述任一缓冲器电路的输出作为延迟信号输出的选择电路。
由此，由选择电路将延迟量相互不同的多个缓冲器电路之一的输出作为延迟信号输出。因此，当输出延迟信号时，可高精度地调整延迟量。
上述各缓冲器电路由多个变换器的串联电路构成，该变换器是用晶体管构成的，因该各缓冲器电路的延迟量互相不同，该晶体管的大小也可因该各缓冲器电路而不同。
因此，通过采用调整晶体管这一半导体元件的尺寸的方法，从而可更细微地调整延迟量。
在从上述第2级上述延迟用变换器输出上述输出信号的输出端子上，也可连接有负载变换器或负载电容。
因此，根据被连接于从第2级延迟用变换器输出输出信号的输出端子上的负载电容，可细微地调整第2级延迟用变换器侧的延迟信号的延迟量。
相对于从1个延迟单元只能得到1个延迟信号的现有技术，在本发明中，在1个延迟单元中可选择来自输出用变换器或第2级延迟用变换器二者的延迟信号之一。由此，变更PLL电路并不提高VCO的振荡频率，可以成倍增加延迟量的分解能。因此，在光盘记录控制电路中应用该延迟电路时，在谋求成倍提高盘记录精度的同时，即使高速记录时也可防止精度降低。
图1是表示本发明的一实施方式涉及的延迟电路的框图。
图2是表示本发明的一实施方式涉及的延迟电路的延迟用变换器具体构成的电路图。
图3是表示本发明的一实施方式涉及的延迟电路的逻辑延迟电路的框图。
图中100—延迟线，110—延迟单元，110a—延迟用变换器(第1级)，110b—延迟用变换器(第2级)，110c—输出用变换器，110c’—变换器(负载变换器)，110d—变换器，110d’—变换器，200—PLL电路，210—VCO(voltage-controlled oscillator)，220—分频器，230—分频器，240—相位比较器，250—低通滤波器，260—偏置电路，300—选择器，400—逻辑延迟电路(信号延迟部)，410—缓冲器电路，420—正向多路转接器(选择电路)。
具体实施例方式
(实施例1)参照图1对本实施方式涉及的延迟电路进行说明。
如图所示，延迟电路具备使作为延迟对象信号的输入信号延迟的延迟线100；控制该延迟线的延迟量的PLL电路200；和选择来自延迟线100的输出信号的选择器300。PLL电路200向延迟线100提供控制延迟线100延迟量的控制电压(延迟控制电压)Vb。延迟线100串联连接有40个延迟单元110。各延迟单元110具备串联连接的2级延迟用变换器110a、110b和输出用变换器110c。输出用变换器110c的输入端子连接于第1级延迟用变换器110a和第2级延迟用变换器110b间的连接点上。在延迟单元110中，来自连接于前级延迟单元110的第2级延迟用变换器110b的输出信号被输入第1级延迟用变换器110a中。选择器300将各延迟单元110的任一输出用变换器110c，或第2级延迟用变换器110b输出的任一信号作为延迟信号输出。
根据该构成，相对于从1个延迟单元只选择1个延迟信号的现有技术，在本发明中，在1个延迟单元110中可选择任意来自输出用变换器110c或第2级延迟用变换器110b两个延迟信号之一。因此，变更PLL电路并不提高VCO210(后述)的振荡频率，而可以成倍增加延迟量的分解能。故在盘记录控制电路中应用该延迟电路时，在谋求成倍提高光盘记录精度的同时，即使高速记录时也可防止精度降低。
对于上述延迟电路的构成，若更详细的说明，则如图1中的延迟单元110的放大部分所示，在全部延迟线100中，将输出用变换器110c的输出端子作为奇数号的抽头(以后称为奇数抽头)使用，而将第2级延迟用变换器110b的输出端子作为偶数号的抽头(以后称为偶数抽头)使用。而且，这些奇数抽头及偶数抽头其中之一，均可作为由选择器300选择的延迟信号用的输出端子使用。
而且，作为延迟单元110的延迟用变换器110a、110b的具体构成例，可采用各种构成，例如可使用图2所示的电路构成。输出用变换器110c与延迟用变换器110a、110b相比，采用可看作是无延迟的常见的变换器。
此外，在图2中，由于使延迟用变换器110a、110b的输出侧负载相同，故将相同构成的110d、110d’连接到各自的输出侧。而且，由于使变换器110d、110d’的输出侧负载相同，故将和连接于变换器110d输出侧的输出用变换器110c相同构成的变换器(负载变换器)110c’连接于变换器110d’的输出侧。该变换器110c’，其输出开放，只用作负载功能。而且，因变换器110c’也可由一端接地的负载电容(电容器C)代用，故可细微地调整偶数侧延迟信号的延迟量。
PLL电路200具备多个延迟单元串联且环形连接为负反馈型的VCO(voltage-controlled oscillator)210；分频器220、230；相位比较器240；低通滤波器250及偏置电路260。分频器230将基准时钟分频为1/m，输出至相位比较器。相位比较器240将对应于来自各分频器220、230的输出信号的相位差的控制电压Vt输出至低通滤波器250。经过低通滤波器250的控制电压Vt’被输入至偏置电路260。由该偏置电路260偏置的控制电压Vb被提供给VCO210的各延迟单元以及延迟电路100的各延迟单元110。
根据该构成，在具有40级延迟单元110的延迟线100中，相对于只采用了偶数抽头的现有技术中的延迟分解能为(1/40)×T(T为基准时钟周期)的情况，在本发明中还含有奇数抽头，可得到(1/80)×T的分解能。即，由串联连接的各延迟单元110的延迟用变换器110a、110b，可依次得到各延迟(1/80)×T的输出信号。由此，如果从对象信号开始数，由选择器300选择的偶数抽头或奇数抽头数为n(n是自然数)，则可得到(1/80)×T×n的延迟量。另外，由该选择器300选择的EFM信号的延迟量可由其“上升沿”和“下降沿”分别单独设定。
(实施例2)对针对上述实施例1的延迟电路进一步加以改进的实施例2进行说明。如图1所示，延迟电路还具有逻辑延迟电路(信号延迟部)400。该延迟电路使从选择器300输出的延迟信号进一步延迟并输出。根据该构成，对于选择器300的前级延迟线，可不受由PLL电路200提供的控制电压Vb的制约而独立进行延迟控制。
逻辑延迟电路400的具体构成如图3所示，具备输入来自选择器300的延迟信号的多个(例如4个)缓冲器电路410；和多路输入(缓冲器电路路的个数份，如4路输入)正向多路转接器420(选择电路)。各缓冲器电路410并联连接，并构成为各延迟量互不相同。正向多路转接器420根据施加于输入端子的选择信号，选择各缓冲器电路410的任一输出并作为延迟信号输出。
这样，将各延迟量互不相同的多路缓冲器电路410的任一输出，作为延迟信号输出。由此，在输出延迟信号时，可细微调整延迟量。
对这样的逻辑延迟电路400进行更详细的说明。如图3的下部所示，各缓冲器电路410由2个变换器410a、410b的串联电路构成。变换器410a、410b与延迟用变换器110a、110b相比，晶体管尺寸小，其延迟量也更小。而且，各缓冲器电路410的延迟量应各不相同，例如，以使构成前级变换器410a的晶体管大小在每个缓冲器电路不同的方式预先调整其大小。这样，通过采用调整晶体管这一半导体元件尺寸大小的方法，从而可更细微地调整延迟量。
(效果的实例)例如，在光盘记录速度为4倍速，基准时钟周期T为9.6[ns]时，相对于VCO210可自动跟踪的极限周期为周期T9.6[ns]，以前是以仅用了40级延迟线100的偶数抽头的分解能来规定延迟量的精度。
而且，设为更高速的8倍速记录速度时的基准时钟周期T为2.4[ns]。这种情况下，以前以仅用了20级延迟线100的偶数抽头的分解能，只能得到延迟量的精度。但是，在本实施例1中，用偶数抽头及奇数抽头两者共计40级的分解能可规定延迟量的精度，与原来相比，可得到2倍精度的分解能。
设为更高速16倍速记录速度时的基准时钟周期T为2.4[ns]。在这种情况下，以前以仅用10级延迟线100的偶数抽头的分解能，只能得到延迟量的精度。但是，在本实施例2中，若用偶数抽头及奇数抽头20级及逻辑延迟电路400进行2级设定，则可用合计40级的分解能确保延迟量的精度，与原来相比，可得到4倍精度的分解能。
权利要求
1.一种延迟电路，其中具有多个延迟单元串联连接并使输入信号延迟的延迟线；向该延迟线提供控制所述延迟的延迟控制电压的PLL电路；和选择所述各延迟单元输出信号的任意一个的选择器，其特征在于，所述延迟单元具备串联连接的2级延迟用变换器；和连接于第1级延迟用变换器和第2级延迟用变换器的连接点上的输出用变换器；向所述第1级延迟用变换器输入来自前级的所述延迟单元的第2级延迟用变换器的输出信号；所述选择器将所述任一延迟单元的所述输出用变换器或所述第2级所述延迟用变换器任一输出信号作为延迟信号输出。
2.根据权利要求1所述的延迟电路，其特征在于，具备使由所述选择器输出的延迟信号进一步延迟并输出的信号延迟部。
3.根据权利要求2所述的延迟电路，其特征在于，所述信号延迟部具备输入来自所述选择器的所述延迟信号且并联连接的、延迟量相互不同的多个缓冲器电路；和将所述任一缓冲器电路的输出作为延迟信号输出的选择电路。
4.根据权利要求3所述的延迟电路，其特征在于，所述各缓冲电路由串联连接的多个变换器电路构成，该变换器用晶体管构成，因该各缓冲器电路的延迟量互相不同，该晶体管的大小也因该各缓冲器电路而不同。
5.根据权利要求1～4中任一项所述的延迟电路，其特征在于，在从所述第2级的所述延迟用变换器输出所述输出信号的输出端子上连接有负载变换器或负载电容。
全文摘要
本发明提供一种延迟电路，其中具有串联连接多个延迟单元并使输入信号延迟的延迟线；向该延迟线提供控制延迟的延迟控制电压的PLL电路；和选择各延迟单元的输出信号的任意一个的选择器。延迟单元具备串联连接的2级延迟用变换器；和连接于第1级延迟用变换器和第2级延迟用变换器的连接点上的输出用变换器。向第1级延迟用变换器输入来自前级延迟单元的第2级延迟用变换器的输出信号。选择器将任一延迟单元中的输出用变换器或第2级延迟用变换器的任一输出信号作为延迟信号输出。
文档编号H03H11/26GK1677512SQ20051005415
公开日2005年10月5日 申请日期2005年3月7日 优先权日2004年3月18日
发明者秀德俊行, 林浩二 申请人:三洋电机株式会社