延迟电路的制作方法
【技术领域】
[0001]本申请涉及一种延迟电路。
【背景技术】
[0002]在一些电路中，两个触发信号不需要同时到达或触发，因此就需要将一个信号进行延迟，因此延迟电路是一些电路所必须的电路。在现有技术中的延迟电路，一般主要是通过双极型三极管和电阻构建，这种电路对信号的衰减较大，需要电压源补充信号的幅值，不便于电路的应用；同双极型晶体管和电阻在集成电路里面所占的面积较大，不便于在集成电路中的应用。
【发明内容】
[0003]本申请的发明目的在于:针对上述存在的问题，提供一种MOS结构实现的延迟电路。
[0004]本申请采用的技术方案是这样的:一种延迟电路，包括输入端和输出端，该电路还包括两只PMOS晶体管、两只施密特反相器、电阻和四只CMOS反相器。
[0005]第一 PMOS晶体管的源极连接至输入端，栅极和漏极通过电阻接地；第一 CMOS反相器、第二CMOS反相器、第一施密特反相器、第三CMOS反相器、第二施密特反相器和第四CMOS反相器依次串接于第一 PMOS晶体管的漏极和输出端之间；所述CMOS反相器包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管和NMOS晶体管的栅极连接作为该CMOS反相器的输入端，漏极连接作为该CMOS反相器的输出端，第一 CMOS反相器、第二 CMOS反相器、第四CMOS反相器的PMOS晶体管的源极至输入端且NMOS晶体管的源极连接至地，第三CMOS反相的NMOS晶体管的源极连接至地，PMOS晶体管的源极连接至的第二 PMOS晶体管的漏极；所述第二 PMOS晶体管的源极连接至输入端，栅极连接至第三CMOS反相器的输入端。
[0006]在上述的电路中，所述第一施密特反相器和第二施密特反相器为参数相同的施密特反相器。
[0007]在上述的电路中，所述第一 CMOS反相器、第二 CMOS反相器、第三CMOS反相器和第四CMOS反相器为参数相同的CMOS反相器。
[0008]综上所述，由于采用了上述技术方案，本申请的有益效果是:电路结构简单，对信号的衰减较小，MOS结构便于集成电路的应用。
【附图说明】
[0009]图1是本申请延迟电路的电路原理图。
【具体实施方式】
[0010]下面结合附图，对本申请作详细的说明。
[0011]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0012]如图1所示，是本申请延迟电路的电路原理图。
[0013]本申请的一种延迟电路，包括输入端Vin和输出端Vout，该电路还包括两只PMOS晶体管Pl和P2，两只施密特反相器SDl和SD2，电阻R，四只CMOS反相器11、12、13和14。
[0014]下面结合附图1对本申请上述各电子元器件间的连接关系做进一步详细说明:第一 PMOS晶体管Pl的源极连接至输入端Vin，栅极和漏极通过电阻R接地GND ;第一 CMOS反相器11、第二 CMOS反相器12、第一施密特反相器SDl、第三CMOS反相器13、第二施密特反相器SD2和第四CMOS反相器14依次串接于第一 PMOS晶体管Pl的漏极和输出端Vout之间；所述CMOS反相器包括PMOS晶体管P和NMOS晶体管N，所述PMOS晶体管P和NMOS晶体管N的栅极连接作为该CMOS反相器的输入端，漏极连接作为该CMOS反相器的输出端，第一CMOS反相器11、第二 CMOS反相器12、第四CMOS反相器14的PMOS晶体管P的源极至输入端Vin且NMOS晶体管N的源极连接至地GND，第三CMOS反相13的NMOS晶体管N的源极连接至地GND，PMOS晶体管P的源极连接至的第二 PMOS晶体管P2的漏极；所述第二 PMOS晶体管P2的源极连接至输入端Vin，栅极连接至第三CMOS反相器13的输入端。
[0015]在本申请上述的电路中，所述第一施密特反相器SDl和第二施密特反相器SD2为参数相同的施密特反相器。
[0016]在本申请上述的电路中，所述第一 CMOS反相器11、第二 CMOS反相器12、第三CMOS反相器13和第四CMOS反相器14为参数相同的CMOS反相器。
【主权项】
1.一种延迟电路，包括输入端(Vin)和输出端(Vout)，其特征在于，还包括两只PMOS晶体管(P1，P2)、两只施密特反相器(SD1，SD2)、电阻(R)和四只CMOS反相器(11，12，13，14)；第一 PMOS晶体管(Pl)的源极连接至输入端(Vin)，栅极和漏极通过电阻(R)接地(GND);第一 CMOS反相器(11)、第二 CMOS反相器(12)、第一施密特反相器(SD1)、第三CMOS反相器(13)、第二施密特反相器(SD2)和第四CMOS反相器(14)依次串接于第一 PMOS晶体管(Pl)的漏极和输出端(Vout)之间；所述CMOS反相器包括PMOS晶体管(P)和NMOS晶体管(N)，所述PMOS晶体管(P)和NMOS晶体管(N)的栅极连接作为该CMOS反相器的输入端，漏极连接作为该CMOS反相器的输出端，第一 CMOS反相器(11)、第二 CMOS反相器(12)、第四CMOS反相器(14)的PMOS晶体管(P)的源极至输入端(Vin)且NMOS晶体管(N)的源极连接至地(GND)，第三CMOS反相(13)的NMOS晶体管(N)的源极连接至地(GND)，PMOS晶体管(P)的源极连接至的第二 PMOS晶体管(P2)的漏极；所述第二 PMOS晶体管(P2)的源极连接至输入端(Vin)，栅极连接至第三CMOS反相器(13)的输入端。
2.根据权利要求1所述的延迟电路，其特征在于，所述第一施密特反相器(SDl)和第二施密特反相器(SD2)为参数相同的施密特反相器。
3.根据权利要求1所述的延迟电路，其特征在于，所述第一CMOS反相器(11)、第二CMOS反相器(12)、第三CMOS反相器(13)和第四CMOS反相器(14)为参数相同的CMOS反相器。
【专利摘要】本申请公开了一种延迟电路。该延迟电路的第一PMOS晶体管（P1）的源极连接至输入端（Vin），栅极和漏极通过电阻（R）接地（GND）；第一CMOS反相器（11）、第二CMOS反相器（12）、第一施密特反相器（SD1）、第三CMOS反相器（13）、第二施密特反相器（SD2）和第四CMOS反相器（14）依次串接于第一PMOS晶体管（P1）的漏极和输出端（Vout）之间；第二PMOS晶体管（P2）的源极连接至输入端（Vin），栅极连接至第三CMOS反相器（13）的输入端，漏极连接至第三CMOS反相（13）的PMOS晶体管（P）的源极。电路结构简单，对信号的衰减较小，MOS结构便于集成电路的应用。
【IPC分类】H03K5-13
【公开号】CN104734674
【申请号】CN201510135706
【发明人】蒋丽
【申请人】蒋丽
【公开日】2015年6月24日
【申请日】2015年3月26日