用于编码和解码数据的方法和设备的制作方法

专利名称：用于编码和解码数据的方法和设备的制作方法
技术领域：
本发明一般涉及编码和解码数据，更具体涉及一种用于利用低密度奇偶校验(LDPC)码编码和解码数据的方法和设备。

背景技术：
LDPC码是由奇偶校验矩阵H规定的线性分组码。通常，LDPC码定义在伽罗瓦域GF(q)，q≥2。如果q＝2，该码是二进制码。与所有线性分组码一样，通常由码生成矩阵Gk×n编码k比特信息分组s1×k，以变成n比特码字x1×n，码速率为r＝k×n。码字x通过有噪信道发送，接收信号向量y被传递到解码器以估计信息分组s1×k。
给定n维空间，G的行横跨k维码字子空间C，奇偶校验矩阵Hm×n的行横跨m维双重空间C，其中m＝n-k。由于x＝sG且GHT＝0，对于子空间C的所有码字来说，xHT＝0，其中“T”表示矩阵转置。在LDPC码的讨论中，通常写作 HxT＝0T (1) 其中，0是全零的行向量，码字x＝[s p]＝[s0，s1，...，sk-1，p0，p1，..，pm-1]，其中p0，...pm-1是奇偶校验比特；s0，...sk-1是系统比特，等于信息分组内的信息比特。
为了使用LDPC同时获得良好的纠错性能，必须定义合适的低密度奇偶校验矩阵H。对于大多数不规则LDPC码来说，这要求使得H的大部分列是权-2(weight-2，即在列中有两个1、其余都是0)，从而保持整体的低密度(即，整个矩阵应该是稀疏的)。这个大数量的权-2列能够使得高权(high weight，例如30)分配给某些列，同时仍维持H中的低平均列权。(注意行权通常限制在范围中且相对较小。) 设计具有不同行和列权的奇偶校验矩阵在考虑误差性能时是复杂的。例如，矩阵可能构建以一系列随机生成的列，同时满足行权和列权的约束，但是在矩阵中占很大百分比的是权-2的列，随机生成的权-2的列很容易包含坏的结构，其引入无法察觉的误差事件和低的最小距离。通常，Nud比特的不可察觉的误差事件可以在奇偶校验矩阵的Nud列加(模2)到全零列时发生。在奇偶校验矩阵大小较小并且包含权-2的列时，全零列和(summation)发生的频率更高。不可察觉的误差事件直接关联到码的最小距离，等于min(Nud)。结果，随机生成的奇偶校验矩阵会具有较小的最小距离，这导致不可察觉误差的高概率以及高信噪比条件下的误差底限(error floor)。而且，由于与权-2列相关联的码比特(x的元素)比与高权列相关联的码比特更倾向于出错，预期相当大数量的不可觉察的帧误差会涉及权-2列。虽然有若干现有技术码构造指导方针引用或启示诸如(a)避免长度4的循环和(b)如果有可能，避免权-2列之间的交叠，这些方针可能对于良好误差性能码来说是不足够的。因此，需要对权-2列的确定性分布，其中，不可觉察帧误差的出现次数被降低，从而相对于随机构造的奇偶校验矩阵来说，显著提高码性能。
尽管存在上述问题，LDPC码的另一问题是直接方法的高编码复杂度，其使用对应于定义码的H矩阵的生成矩阵G。对于系统LDPC编码器，奇偶校验比特pi，i＝0，...，m-1通常是从给定信息比特s0，...，sk-1，m＝n-k中计算出来的。让码字为x＝[sp]＝[s0，s1，..，sk-1，p0，p1，...，pm-1]，奇偶校验比特满足奇偶校验方程(1)。常规编码方法通过高斯消除法和列重排序，将奇偶校验矩阵H变换为系统形式Hsys＝[Im×m，PT]，使得对应码生成矩阵为G＝[Pk×m，Ik×k]。因此，常规编码器使用[p0，...，pm-1]＝[s0，...，sk-1]P计算奇偶校验比特。
这个直接方法会导致实现的问题，尤其是在码字大小n较大时。首先，尽管H具有低密度(即，在矩阵中具有很少的1，每行的1的数量不随着n增长)，但P和G通常具有高密度(即，矩阵中有许多1，每行的1的数量随着n的增加而增加)。实现常规编码器会要求大量的存储器来储存P中1的位置。其次，由于P的高密度，而二进制加的数量(只计P的元素为‘1’时的项)是n2的数量级；意味着编码复杂度随着n而二次方地增长。因此，需要一种用于不规则LDPC码的有效编码器，其利用良好执行不规则LDPC码的结构，从而最小化预处理以及允许简单编码程序。



图1是根据本发明优选实施例的编码器的框图。
图2是根据本发明优选实施例的解码器的框图。
图3是根据本发明优选实施例、显示图1的编码器的操作的流程图。
图4是根据本发明优选实施例、显示图2的解码器的操作的流程图。

具体实施例方式 为了解决上述需求，这里提供了一种用于编码和解码数据的方法和设备。具体地，假设奇偶校验比特是通过奇偶校验矩阵H来生成的，其降低了不可察觉帧误差的出现次数，并且与随机构造的奇偶校验矩阵相比，显著提高了码性能。H包括非确定性段H1和确定性段H2，其中H2包括第一部分和第二部分，第一部分包括具有大于2的奇权的列h，第二部分包括这样的矩阵，其矩阵第i行第j列的元素等于1(i＝j)、1(i＝j+1)、0(其余)。
本发明包含一种用于操作发射机的方法，发射机基于当前符号集s＝(s0，...，sk-1)生成奇偶校验比特(p0，...，pm-1)。该方法包括步骤接收当前符号集s＝(s0，...，sk-1)，使用矩阵H来确定奇偶校验比特。H包括非确定性段H1和确定性段H2，其中H2包括第一部分和第二部分，第一部分包括具有大于2的奇权的列h，第二部分包括矩阵，其第i行第j列元素等于1(i＝j)、1(i＝j+1)、0(其余)。
本发明还包含一种用于操作接收机的方法，接收机估计当前符号集s＝(s0，...，sk-1)。该方法包括步骤接收接收信号向量y＝(y0...yn-1)，使用矩阵H来估计当前符号集(s0，...，sk-1)。
本发明还包含一种设备，其包括用于储存矩阵H的存储装置和使用矩阵H来确定奇偶校验比特的微处理器。
本发明还包含一种设备，其包括用于储存矩阵H的存储装置、用于接收信号向量y＝(y0...yn-1)的接收机和使用矩阵H来确定当前符号集(s0，...，sk-1)的微处理器。
现在来看附图，其中类似的标号指代类似的元件，图1是根据本发明第一实施例的编码器100的框图。如图所示，编码器100包括微处理器101和查找表103。在本发明的第一实施例中，微处理器101包括数字信号处理器(DSP)，诸如，但不限于，MSC8100和DSP56300DSP。此外，查找表103用作存储装置，用来储存矩阵，并且包括只读存储器，但是本领域普通技术人员将认识到，也可以使用其他形式的存储器(例如，随机存取存储器、磁存储器等等)。在第二实施例中，微处理器101和查找表103的功能可以合并到专用集成电路(ASIC)或者现场可编程门阵列(FPGA)中。特别地，查找表103可以实现为对应于电路中信号路径的存在与否的存储器的形式。
如上所述，编码数据通常输出作为除系统比特外的多个奇偶校验比特，其中，奇偶校验比特和系统比特一起成为HxT＝0T的解。在本发明的第一实施例中，奇偶校验矩阵H储存在查找表103中，由微处理器101访问，用来解上述方程。具体地，微处理器101根据当前符号集s＝(s0，...，sk-1)和奇偶校验矩阵H来确定奇偶校验比特(p0，...，pm-1)的合适值。奇偶校验比特和符号集随后被传递到发射机以发射到接收机。H包括非确定性段H1(即，每一项的值不限定或确定为具有特定结构，因此可以是随机的，只要满足特定设计限制条件)和确定性段H2(即，每一项的值限定或确定为具有特定结构)。
确定性段H2进一步包括两个部分。具体地，第一部分包括具有大于2的奇权的第一列h，第二部分H2′包括这样的矩阵元素对于H2′的第i行第j列，i＝j时等于1，i＝j+1时等于1，其他情况时等于0，其中0≤i≤m-1，0≤j≤m-2。因此，整个奇偶校验矩阵H可以表示为 H＝[H1 H2]，(2) 而确定性段H2可以表示为
在本发明的优选实施例中，H1可以是任意二进制矩阵，大小为m×k。(换句话说，H1可以是规则或者不规则的或者具有任意所需权分布。)尽管H2不是下三角矩阵，但它具有简单的结构。H2的第一列(标为h)具有奇数个1(3或更多个1)，而其余列(标为m×m-1的矩阵H2′)是权2的，最大值1在交互之间交叠。(H2′的撇号表示子矩阵，不是表示转置。) 尽管确定性子矩阵H2总是具有(m-1)个权-2的列，不期望影响码性能，因为在权-2列之间不存在循环，文献中报告的优化权分布通常包括大比例的权-2列。期望H1子矩阵和h列这样设计使得整个矩阵H具有良好的纠错性能。例如，H1通常包括具有大于2的权的列。
与现有技术不同，选择H2矩阵以避免任何权-1列。权-1列会使性能恶化，因为对应于权-1列的比特在迭代解码过程中不更新软信息。确定性子矩阵H2设计为对应于奇偶校验比特，而不是系统比特，由此，系统比特由于在H1中的更高列权而得到更好的保护。
编码方法 上面例证的H2结构使得编码复杂度与码尺寸成线性而不是二次方关系。可以不用寻找或者计算生成矩阵就进行编码。
给定任意分组的信息比特s，可以通过解下面的方程得到m个奇偶校验位 由于h的奇列权和H2′的m-1个权-2列，(4)中所有方程的和得到 其中，

表示H1所有列加起来之后的行向量。注意，这个求和可以等价地在中间列向量v＝[v0，v1，...，vm-1]T＝H1sT上执行，但是在H1的行上执行这个求和可以预先完成，使得计算批p0的操作更少。
通过确定的p0，其余奇偶校验比特p1到pm-1可以递归地求得。例如 p1＝h0p0+v0， p2＝h1p0+p1+v1， p3＝h2p0+p2+v2，， (6) ... pm-1＝hm-2p0+pm-2+vm-2， 其中，[h0，h1，...，hm-2，hm-1]T是(3)中的列h。由于在(6)中所有变量都是二进制的，编码复杂度非常低。进一步地，为了简化实现，可以储存向量w＝[w0，w1，...，wm-2，wm-1]＝[h0p0+v0，h1p0+v1，...，hm-2p0+vm-2，hm-1p0+vm-1]，使得通过p1＝w0，pi＝pi-1+wi-1，i＝2，3，...m-1得到奇偶校验比特。
奇偶校验方程也可以递归地从pm-1到p1解得。在此情况下，通过pm-1＝wm-1，pi＝pi+1+wi，i＝m-2，...，2，1来得到奇偶校验比特。
h中的附加结构用来进一步降低编码复杂度。例如，在(3)中h的大多数项可以是尾随零的(例如，h＝[10010010...0]T)。已知对于z≤i≤m-1，hi所有值都是0，可以简化如(6)中递归地确定奇偶校验比特的步骤，允许递归编码结构的变化。在一个例子中，对于z≤i≤m-1有wi＝vi，因此pi，z≤i≤m-1可以在得到p0之前就得到。则p0到pz-1可以根据s和pz来得到。
解码方法 图2是根据本发明一个实施例的解码器200的框图。如图所示，解码器200包括微处理器201和查找表203。在本发明的第一实施例中，微处理器201包括数字信号处理器(DSP)，诸如，但不限于，MSC8100和DSP56300 DSP。此外，查找表203用作存储装置，用来储存矩阵H，并且包括只读存储器。但是本领域普通技术人员将认识到，也可以使用其他形式的存储器(例如，随机存取存储器、磁存储器等等)。在第二实施例中，微处理器201和查找表203的功能可以合并到专用集成电路(ASIC)或者现场可编程门阵列(FPGA)中。特别地，查找表203可以实现为对应于电路中信号路径的存在与否的存储器的形式。
接收信号向量(通过接收机接收)y＝(y0...yn-1)对应于通过有噪信道发射的码字x，其中编码数据x，如上所述是HxT＝0T的解。在本发明的第一实施例中，奇偶校验矩阵H储存在查找表203中，由微处理器201访问，用来解码y和估计信息分组s(即当前符号集(s0，...，sk-1))。具体地，微处理器201根据接收信号向量y＝(y0...yn-1)和奇偶校验矩阵H来估计当前符号集(s0，...，sk-1)。如上所述，H包括非确定性段H1(即，每一项的值不限定或确定为具有特定结构，因此可以是随机的，只要满足特定设计限制条件)和确定性段H2(即，每一项的值限定或确定为具有特定结构)。
如本领域所知，解码器200可以有许多种方法来在微处理器201中使用奇偶校验矩阵H进行解码。一种这样的方法是以H进行向量矩阵乘法，以确定可能的误差模式。另一种这样的方法是使用H来构建二分图(bipartite graph)，其中图的边缘对应于H中的1，从而迭代地在二分图上处理y。
码修改 通常希望通过修改现有码(现有奇偶校验矩阵)来创建新的码(新的或不同的奇偶校验矩阵)。新的码通常具有与现有码不同数量的信息或奇偶校验比特。如果修改是合适的，新码可以通过与原有码相似的步骤进行编码和解码。增加或删除奇偶校验比特的修改对于LDPC码尤其困难，因为得到的码可能不具有良好的属性用于编码或解码，即使原有码具有良好属性。后面的子段落描述了两种修改码的方法，用于保持码的良好属性。
简单修改 通过上述的H2结构，可以扩展或者收缩H矩阵任意数量的奇偶校验比特，而不改变H2的结构。每个扩展或收缩的码使用上述相同的编码步骤，当小心构造其H1子矩阵时保持良好性能。
例如，如果穿刺(puncture)g个奇偶校验比特以获得高速率(n-g，k)码，通过删除g个最右列和g个最下行来修改H矩阵。可替换地，H矩阵可以扩展g个奇偶校验比特以获得低速率(n+g，k)码，其通过在右边加上g个列，在底部加上g个行来完成，保持H2中的对角权-2列结构。
为了避免穿刺时在H2中具有不希望的第一列(例如，权低于3，或者偶权)，优选的结构是，h的1朝向顶部分布。例如，在(3)中h＝[10010010...0]T，h只有三项是1且位置朝向h的顶部。
尽管简单修改保持了原有码的编码的简便，并且促进了储存矩阵用存储器的减少，但在高速率码的奇偶校验比特是低速率码的奇偶校验比特的子集的意义上来看，由简单修改创建的码不相关。假定相同信息符号集，高速率码的奇偶校验比特是低速率码的奇偶校验比特的子集的这种关系称为速率兼容性。
速率兼容码修改 上面定义的H矩阵可以进行修改以通过连续连接类似于H2的部分而创建速率兼容LDPC码。例如，考虑三个码，其中上标分别表示码1、码2、码3。码1的奇偶校验比特是码2的奇偶校验比特的子集(即，码1的奇偶校验比特嵌套在码2的奇偶校验比特中)，码2的奇偶校验比特是码3的奇偶校验比特的子集(即，码2的奇偶校验比特嵌套在码3的奇偶校验比特中，而码1的奇偶校验比特嵌套在码3的奇偶校验比特中)。码1具有如下定义的奇偶校验矩阵H(1)
其中，H1(1)是m1×k的矩阵，H2(1)是m1×m1的矩阵，其结构可以遵从(3)，产生奇偶校验比特p0，p1，...，pm1-1注意，(7)等价于(2)，上标“(1)”只是用来强调第一码(即，H(1)＝H，m1＝m)。
码2具有如下定义的奇偶校验矩阵H(2)
其中，H1(2)是(m2-m1)×(k+m1)的矩阵，H2(2)是(m2-m1)×(m2-m1)的矩阵，其结构可以遵从方程(3)，产生奇偶校验比特p0，p1，...，pm2-1。由于其遵从(3)所述的结构，确定性段H2(2)具有第一列h(2)，其奇权大于2，第二部分包括对于第i行第j列，0≤i≤m-1，0≤j≤m-2，当i＝j时等于1，当i＝j+1时等于1，其余情况等于0。第一列h(2)不必与h(1)相同的大小或组成，h(1)是来自码1的列h。由于嵌套结构，奇偶校验比特pm1，...，pm2-1可以根据H1(2)，H2(2)，系统比特s，以及以前计算的奇偶校验比特p0，p1，...，pm1-1，通过使用方程(5)和(6)的编码技术而获得。
码3具有如下定义的奇偶校验矩阵H(3)
其中，H1(3)是(m3-m2)×(k+m2)的矩阵，H2(3)是(m3-m2)×(m3-m2)的矩阵，其结构可以遵从方程(3)，码3产生奇偶校验比特p0，p1，...，pm3-1。由于嵌套结构，奇偶校验比特pm2，...，pm3-1可以根据H1(3)，H2(3)，系统比特s，以及以前计算的奇偶校验比特p0，p1，...，pm2-1，通过使用方程(5)和(6)的编码技术而获得。应该注意到，类似于H，H(2)和H(3)都包括确定性段，其具有第一列，该列的奇权大于2，其余列包括的元素为对于第i行第j列，0≤i≤m-1，0≤j≤m-2，当i＝j时等于1，当i＝j+1时等于1，其余情况等于0，如方程(3)所示 方程(9)中所定义的“母码”有效地定义了三个不同速率的码k/(k+m1)，k/(k+m2)，k/(k+m3)。这三个片段([s，p0，p1，...pm1-1]，[s，p0，p1，...，pm2-1]，[s，p0，p1，...，pm3-1])随后用于不同的发射/接收码速率，并且因为它们是速率兼容的，可以用于增量冗余(IR)。在IR中，第一发射可以发送[s，p0，p1，...pm1-1]，第二发射可以发送[pm1，...，pm2-1]，第三发射可以发送[pm2，...，pm3-1]。如果较早的发射失败(没有接收到或错误解码)，或者如果协议规定多次发射的话，可以发送除第一发射之外的发射。虽然上述讨论假设发射附加的码2、码3等等的奇偶校验比特，本领域技术人员应该理解，其他发射模式也是有可能的。例如，当第一发射失败时，第二发射可以发送附加的码2和码3二者的奇偶校验比特[pm1，...，pm3-1]。
下面给出一个例子，用来显示如何从码1的信息和奇偶校验比特中生成码2的新的奇偶校验比特。为了说明这个属性，定义k＝9，m1＝9，m2＝13，m1×(k+m1)矩阵
以及m2×(k+m2)矩阵

假定奇偶校验比特p0到pm1-1(＝p8)都已经计算过了。计算pm1，...，pm2-1可以使用方程(5)和(6)的编码技术，如下所示 计算 然后， 其中，函数rowi(H)选取矩阵H的第i行。尽管上面呈现了用于得到pm1的优选方法，其他类似方法也是有可能的。例如，也可以如下得到 如上所示，一旦发射了第一码的矩阵H的第一奇偶校验比特，并且如果确定第一发射失败了的话，可以根据当前符号集s＝(s0，...，sk-1)和第一奇偶校验比特(p0，...，pm-1)来计算并发射附加的奇偶校验比特(pm，...，pm2-1)。矩阵H(2)用来确定附加奇偶校验比特，其中，H(2)基于H，如方程(8)所示。这个过程可以无限地继续。因此在操作过程中，微处理器101利用H的结构来根据方程(5)和(6)计算m个奇偶校验比特。在需要附加的奇偶校验比特时，使用上述参考方程(8)和(9)定义的矩阵来进行计算。此外，回复到H(1)＝H和m1＝m。
图3是显示编码器100具体是微处理器101的操作的流程图。逻辑流程开始于步骤301，其中接收当前符号集(s0，...，sk-1)。在步骤303，根据H确定第一奇偶校验比特的值。具体地，如上面方程(5)和(6)所述，确定第一奇偶校验比特(p0，...，pm-1)。在步骤305，发射当前符号集和第一奇偶校验比特。在步骤307，确定是否需要发射附加奇偶校验比特。例如可以做出这样的决定第一发射是否失败(没有接收到或者错误解码)，或者发射协议是否规定第二发射。如果在步骤307确定需要发射附加的奇偶校验比特，则逻辑流程继续到步骤309，在此根据合适的H(2)，H(3)，...等确定附加奇偶校验比特。发送H(2)，H(3)，...等的奇偶校验比特的选择可以基于例如发射协议、质量度量等。在步骤311，发射附加奇偶校验比特，逻辑流程返回到步骤307。如果在步骤307确定没有附加奇偶校验比特需要发射的话，逻辑流程在步骤313结束。
图4是显示解码器200具体是微处理器201的操作的流程图。逻辑流程开始于步骤401，在此接收接收信号向量y＝(y0，...，yn-1)。在步骤403，根据H确定对信息分组s(即当前符号集(s0，...，sk-1))的估计。如本领域所公知，解码器200有许多种方法来在微处理器201中使用奇偶校验矩阵H用于解码。一种这样的方法是以H进行向量矩阵乘法，以确定可能的误差模式。另一种这样的方法是使用H来构造这样的图图中边缘对应于H的1，并且用来迭代地处理图上的y。在步骤407，确定是否还要接收附加奇偶校验比特，附加奇偶校验比特的接收形式是附加奇偶校验比特的附加接收信号向量通过有噪信道。例如可以做出这样的决定第一发射是否失败(没有接收到或者没有正确解码)，或者发射协议是否总是规定了附加发射。如果在步骤407确定要接收附加奇偶校验比特的话，逻辑流程继续到步骤409，在此根据合适的H(2)，H(3)，...等和接收到的附加奇偶校验比特确定对信息分组s(即当前符号集(s0，...，sk-1))的估计。逻辑流程随后返回到步骤407。如果在步骤407确定不接收附加奇偶校验比特的话，逻辑流程在步骤413结束。
尽管参考特定实施例显示和描述了本发明，但本领域技术人员应该理解，其中可以做出各种形式上和细节上的改变，而不背离本发明的精神和范围。例如，尽管本发明是通过定义的x内的si和pi的排序而显示的，本领域技术人员将认识到，x内比特的其他排序也是可以的，因为码字比特可以以任意顺序收集，只要H的列是相应重新排序的。此外，尽管上面的描述是参考二进制码(即定义在伽罗瓦域GF(2))而具体显示和描述的，但本领域普通技术人员应该认识到，任何GF都可以使用。尽管上面给出的例子是以一种形式显示的，但其他形式也是可能的，其允许类似的编码和码修改步骤。例如，列h可以位于H2的任意列，并不只是第一列。在另一个例子中，x的比特可以进行排列，要求进行H的列的排列。在又一个例子中，H的行可以进行排列，而不会影响奇偶校验比特的值。矩阵H还可以用于任意类型的依赖于奇偶校验矩阵的解码器。预期这样的改变都在权利要求的范围之内。
权利要求
1.一种用于操作发射机的方法，所述发射机根据当前符号集s＝(s0，...，sk-1)生成奇偶校验比特(p0，...，pm-1)，所述方法包括如下步骤
接收当前符号集s＝(s0，...，sk-1)；
使用矩阵H来确定奇偶校验比特，其中的H包括非确定性段H1和确定性段H2，其中的H2包括第一部分和第二部分，所述第一部分包括列h，其具有的奇权大于2，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时，
1当i＝j+1时，
0其余情况；以及
将奇偶校验比特随当前符号集一同发射。
2.权利要求1的方法，其中
3.权利要求1的方法，其中所述的使用矩阵H来确定奇偶校验比特(p0，p1，...，pm-1)的步骤包括确定的步骤，
其中，
表示将H1的所有行加起来之后的行向量。
4.权利要求1的方法，其中所述的使用矩阵H来确定奇偶校验比特(p0，p1，...，pm-1)的步骤包括确定的步骤，
其中，
表示将H1的所有行加起来之后的行向量，
还包括如下递归地确定p1，...，pm-1
p1＝h0p0+v0，
p2＝h1p0+p1+v1，
p3＝h2p0+p2+v2，
pm-1＝hm-2p0+pm-2+vm-2
其中，v＝[v0，v1，...，vm-1]T＝H1sT。
5.权利要求1的方法，其中所述的使用矩阵H来确定奇偶校验比特(p0，p1，...，pm-1)的步骤包括确定的步骤，
其中，
表示将H1的所有行加起来之后的行向量，
还包括递归地确定p1，...，pm-1。
6.权利要求1的方法，进一步包括步骤
确定需要发射附加的奇偶校验比特；和
根据当前符号集s＝(s0，...，sk-1)和(p0，...，pm-1)发射附加的奇偶校验比特(pm，...，pm2-1)。
7.权利要求6的方法，进一步包括步骤
使用矩阵H(2)来确定所述的附加的奇偶校验比特，其中H(2)基于H。
8.权利要求7的方法，其中的H(2)包括确定性段H2(2)，其中的H3(2)包括第一列h(2)，h(2)具有的奇权大于2，H2(2)还包括第二部分，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时，
1当i＝j+1时，
0其余情况。
9.一种用于操作接收机的方法，所述接收机估计当前符号集s＝(s0，...，sk-1)，所述方法包括如下步骤
接收接收信号向量y＝(y0...yn-1)；以及
使用矩阵H来估计当前符号集(s0，...，sk-1)，其中的H包括非确定性段H1和确定性段H2，其中的H2包括第一部分和第二部分，所述第一部分包括列h，其具有的奇权大于2，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时，
1当i＝j+1时，
0其余情况。
10.权利要求9的方法，其中
11.权利要求9的方法，进一步包括步骤
确定将要接收附加的奇偶校验比特；以及
使用接收的附加的奇偶校验比特来估计当前符号集(s0，...，sk-1)。
12.权利要求9的方法，进一步包括步骤
使用矩阵H(2)来确定当前符号集(s0，...，sk-1)，其中H(2)基于H。
13.权利要求12的方法，其中的H(2)包括确定性段H2(2)，其中的H2(2)包括第一列h(2)，h(2)具有的奇权大于2，H2(2)还包括第二部分，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时，
1当i＝j+1时，
0其余情况。
14.一种设备，包括
存储装置，用于储存矩阵H；
微处理器，使用矩阵H来确定奇偶校验比特，其中的H包括非确定性段H1和确定性段H2，其中的H2包括第一部分和第二部分，所述第一部分包括列h，其具有的奇权大于2，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时
1当i＝j+1时
0其余情况；以及
发射机，用于发射所述奇偶校验比特。
15.权利要求14的设备，其中
16.权利要求14的设备，其中所述的奇偶校验比特是如下确定的
首先确定
其中，
表示将H1的所有行加起来之后的行向量。
17.权利要求14的方法，其中所述的奇偶校验比特是如下确定的
首先确定
其中，
表示将H1的所有行加起来之后的行向量，
随后如下递归地确定p1，...，pm-1
p1＝h0p0+v0，
p2＝h1p0+p1+v1，
p3＝h2p0+p2+v2，
pm-1＝hm-2p0+pm-2+vm-2
其中，v＝[v0，v1，...，vm-1]T＝H1sT。
18.一种设备，包括
存储装置，用于储存矩阵H；
接收机，用于接收信号向量y＝(y0...yn-1)；以及
微处理器，使用矩阵H来确定当前符号集(s0，...，sk-1)，其中的H包括非确定性段H1和确定性段H2，其中的H2包括第一部分和第二部分，所述第一部分包括列h，其具有的奇权大于2，所述第二部分包括以下的矩阵元素，第i行第j列的元素等于
1当i＝j时，
1当i＝j+1时，
0其余情况。
19.权利要求18的设备，其中
全文摘要
为奇偶校验矩阵H提出一种用于权-2列的受控分布的确定性结构，与随机构造的奇偶校验矩阵相比，其减少了不可察觉帧错误的出现次数，并且显著提高了码性能。H包括非确定性段H1和确定性段H2，其中的H2包括第一部分和第二部分，所述第一部分包括列h，其具有的奇权大于2，所述第二部分包括以下的矩阵元素，第i行第j列的元素当i＝j时，等于1；当i＝j+1时，等于1；其余情况时，等于0。
文档编号H03M13/29GK101124729SQ200580000504
公开日2008年2月13日 申请日期2005年4月19日 优先权日2004年5月6日
发明者布赖恩·K·克拉松, 宇菲·W·布兰肯希普, 维普·A·德赛 申请人:摩托罗拉公司