专利名称：一种高速fir滤波器实现装置的制作方法
一种高速FIR滤波器实现装置技术领域5本发明涉及一种高速FIR滤波器实现装置，尤其涉及数字信号处理领 域的常系数FIR滤波器。
背景技术：
带有常系数的FIR滤波器是一种LTI数字滤波器。L阶或者长度为L io 的FIR输出对应于输入时间序列x[n]的关系是由一种有限巻积数量形式给 出，具体形式如下<formula>formula see original document page 4</formula> (1)其中从/[W * o一直到/[丄-- 0均是滤波器的L阶的系数，同时也对应 于FIR的脉冲响应。对于LTI系统可以更为方便地将式(1)表达成z域内 15 的形式<formula>formula see original document page 4</formula> (2)其中F(z)是FIR的传递函数，其z域内的定义形式如下 <formula>formula see original document page 4</formula> (3)图1给出了 L阶LTI型FIR滤波器的图解。可以看出，FIR滤波器是 20由一个"抽头延迟线，，加法器和乘法器的集合构成的，传给每个乘法器的 操作数就是一个FIR系数，显然也可以称作"抽头权重"。过去也有将FIR 滤波器称为"横行滤波器"，就是说它的"抽头延迟线"结构。式(3)中多项式F(z)的根确定了滤波器的零点。仅有零点存在也就是FIR
滤波器经常#1称作"全零点滤波器"的原因。直接FIR模型的一个变种称为转置式FIR滤波器，可以根据图1中的 FIR滤波器来构造(1)输入输出互换； 5 (2)颠倒信号流的方向；(3)用一个差分放大器代替一个加法器，反之亦然。 转置式FIR滤波器如图2所示，通常是指FIR滤波器的实现，该滤波 器的优点在于，不再需要给x[n]提供额外的移位寄存器。图2中的 为加法器。 一个基本的N比特二进制加法器由N个FA( foil io adder,全加器)组成，每个全加器都执行如下布尔方程sk="kXORbkXORck ," =a k 、式(4)定义了和的位，进位位按下式计算ck+1 = ("kANDbk)OR(flkANDck)OR(6kANDck) ( 5 )=(ak -6k) + (ak -ck) + (6k .ck)最简单的加法器结构称为并行加法器，其实现结构与式(4)、 (5)完 15全对应，如图3所示。由式(5)和图3可以很容易地发现对于这种加法 器来讲，最长的延迟来自进位的脉冲通过所有FA。因此，随着输入数据位宽N的增加，加法器进位链的长度增加，加法 器延迟也随之增加，从而导致加法器最高工作频率的下降。目前已经采取 了很多技术来缩短这一进位延迟，比如跳跃进位、先行进位、条件和进 20 位选择加法器。尽管这些技术都能够减少加法器的进位延迟，但是它们都 要对N比特的输入数据a和N比特的输入数据b进行相加产生1比特的最 终进位c[N],进位延迟仍然与输入数据位宽N正相关。因此，随着输入数 据位宽N的增加，加法器进位延迟也随之增加，从而导致加法器最高工作 频率的下降。
现代数字信号处理对数据处理精度和数据吞吐量的要求越来越高。数据处理精度的提高也就是需要处理的数据位宽增大；数据吞吐量提高的最 直接途径就是提高数字信号处理模块的工作频率。随着滤波器输入数据位 宽或滤波器系数位宽的增大，滤波器输入数据和滤波器系数相乘后产生的 5 乘积的位宽也相应增大，也就是输入到加法器的数据位宽增大，导致加法 器进位延迟增加，最终导致转置式FIR滤波器的工作频率下降。显然，现 有的转置式FIR滤波器无法满足现代数字信号处理对数据处理精度和数据 吞吐量的要求。io 发明内容本发明为了克服现有技术中转置式FIR滤波器的工作频率随着输入数 据位宽或滤波器系数位宽的增大而下降的缺点，解决现有技术中存在的转 置式FIR滤波器无法满足现代数字信号处理对数据处理精度和数据吞吐量 的要求的问题。15在本发明中，设滤波器输入数据位宽为n比特，滤波器系数位宽为m 比特；共有k个滤波器系数。则本发明所述的高速FIR滤波器实现装置包 括l个单比特半加器组、k-2个单比特全加器组、k个高速乘法器、l个 进位传递加法器、1个位宽为n+m-l的寄存器A、 1个位宽为n的寄存器B。 单比特半加器组由n+m-l个单比特半加器(half adder, HA)和2n+2m-3加个单比特寄存器组合而成，它的结构如图4所示。单比特半加器組对位宽 为n+m-l比特的输入数据a、 b按照相应的比特位置逐个比特相加。除了 最高位比特外，1个输入数据a的比特和相应比特位置的1个输入数据b 的比特相加，产生该比特位置的1比特和、1比特进位，分别用单比特寄 存器寄存后输出，输入数据a的最高位比特a[n+m-2]与输入数据b的最高25位比特b[n+m-2]相加后产生的1比特进位被舍弃，1比特和用单比特寄存
器寄存后输出。所有比特位置的单比特和组合成位宽为n+m-l的和矢量s, 所有比特位置的单比特进位组合成位宽为n+m-2的进位矢量r。在本发明中，单比特半加器组在k-2级使用，用于对乘法器k-2的乘积 以及寄存器A中緩存的乘法器k-l的乘积进行相加，产生和矢量s—k-2、 5 进位矢量r一k-2。单比特全加器组由n卞m-2个单比特全加器、1个单比特半加器以及 2n+2m-3个单比特寄存器组合而成，它的结构如图5所示。单比特全加器 组对位宽为n+m-l比特的输入数据a、 b以及位宽为n+m-2的输入进位c 按照相应的比特位置逐个比特相加。输入数据a的最低位比特a
与输入io 数据b的最低位比特b[O]用单比特半加器相加后产生最低位的1比特和、1 比特进位，分别用单比特寄存器寄存后输出。除了最低位、最高位比特外，1个输入数据a的比特和相应比特位置的 1个输入数据b的比特、1个输入进位c的比特用单比特全加器相加，产生 该比特位置的1比特和、l比特进位，分别用单比特寄存器寄存后输出15 在比特位置1,输入数据a的比特a[l]与输入数据b的比特b[l]、输入进位 c的比特c[O]相加后产生比特位置1的1比特和、1比特进位；在比特位置 2，输入数据a的比特a[2]与输入数据b的比特b[2]、输入进位c的比特c[l] 相加后产生比特位置2的1比特和、1比特进位；其余比特位置依此类推。 输入数据a的最高位比特a[n+m-2]与输入数据b的最高位比特b[n+m-2]、加输入进位c的最高位比特c[n+m-3]用单比特全加器相加后产生的1比特进 位被舍弃，1比特和用单比特寄存器寄存后输出。所有比特位置的单比特 和组合成位宽为n+m-l的和矢量s，所有比特位置的单比特进位组合成位 宽为n+m-2的进位矢量r。在本发明所述装置中，单比特全加器组用于对本级乘法器的乘积以及"上一级产生的和矢量、进位矢量进行相加，产生本级的和矢量、进位矢量。
高速乘法器实现两个数据的乘运算，产生乘积。在本发明所述装置中， 高速乘法器用于对滤波器输入数据和滤波器系数进行乘法运算。进位传递 加法器实现两个数据的加运算，产生和。在本发明所述装置中，进位传递加法器用于对0级的单比特全加器组 .5 产生的和矢量0 ( s—0)及进位矢量0 (r—0)进行加法运算，产生滤波器的 最终结果。高速乘法器和进位传递加法器均使用流水线技术实现，流水线 级数可根据速度要求增减。这两种;f莫块有大量的实现结构可选用，在经典 的数字信号处理教材和专著、论文中可以找到具体的实现结构。位宽为n+m-l的寄存器A实现对输入数据緩存一个时钟节拍后输出的 io 功能。在本发明所述装置中，寄存器A用于对乘法器k-l的乘积进行緩存。 位宽为n的寄存器B实现对输入数据緩存一个时钟节拍后输出的功能。 在本发明所述装置中，寄存器B用于对进位传递加法器的和进行緩存后输出。 整个高速FIR滤波器实现装置如图6所示。滤波器输入数椐同时输入 到k个乘法器的各一个数据输入端，k个乘法器的另一个数据输入端输入 15与该乘法器相应的滤波器系数。滤波器输入数据与系数k-l在乘法器k-l 中相乘，产生的乘积经寄存器A緩存后输入单比特半加器组的b输入端。 滤波器输入数据与系数k-2在乘法器k-2中相乘，产生的乘积输入单比特 半加器组的a输入端。单比特半加器组对a、 b输入端输入的数据进行相加，产生k-2级的和 20 矢量k-2 (s—k-2 )、进位矢量k-2 (r_k-2)分别输入到单比特全加器组k-3 的b输入端、c输入端。滤波器输入数据与系数k-3在乘法器k-3中相乘， 产生的乘积输入单比特全加器组k-3的a输入端；单比特全加器组k-3对a、 b、 c输入端输入的数据进行相加，产生k-3级的和矢量k-3 (s_k-3)、进位 矢量k-3 (r—k-3)分别输入到单比特全加器组k-4的b输入端、c输入端。 25 滤波器输入数据与系数k-4在乘法器k-4中相乘，产生的乘积输入单比
特全加器组k-4的a输入端；单比特全加器组k-4对a、 b、 c输入端输入 的数据进行相加，产生k-4级的和矢量k-4 (sJc-4 )、进位矢量k-4 (r—k-4) 分别输入到单比特全加器组k-5的b输入端、c输入端。其余级的连接关 系依此类推。5单比特全加器组0对a、 b、 c输入端输入的数据进行相加，产生0级 的和矢量0(s—0)、进位矢量0(r—0)。位宽为n+m-l比特的和矢量0(s—0) 输入到进位传递加法器的-一个输入端，位宽为n+m-2比特的进位矢量0 (r—0)在最低位用0扩展1比特使位宽变为n+m-l比特后输入到进位传 递加法器的另一个输入端,io 进位传递加法器对两个输入端输入的数据进4于相加，产生滤波器的最 终结果输入寄存器B。位宽为n比特的寄存器B将n+m-l比特的进位传递 加法器的和的高n位緩存后输出，其余低位比特舍弃。采用本发明所述装置，与现有技术相比，转置式FIR滤波器数据通路 上的加法运算部件由多比特二进制加法器改进为单比特全加器(或半加15 器)組。在单比特全加器(或半加器)组中，低位比特相加产生的进位并 不向高位传递，而是保留下来输入到数据通路的下一级。由于低位比特相 加产生的进位并不向高位传递，因此也就不存在低位比特至高位比特的进 位链；加法运算的延迟固定为通过一个FA (或HA)的时间，与加法输入 数据的位宽无关。所以采用本发明所述装置能够克服现有技术中转置式20 FIR滤波器的工作频率随着输入数据位宽或滤波器系数位宽的增大而下降 的缺点，使得转置式FIR滤波器满足了现代数字信号处理对数据处理精度 和数据吞吐量的要求。
25 图1是直接形式的FIR滤波器；
图2是转置结构的FIR滤波器； 图3是并行加法器； 图4是单比特半加器组； 图5是单比特全加器组； 5 图6是高速FIR滤波器实现装置。
具体实施方式
下面结合附图对技术方案的实施作进一步的详细描述 以数字信号处理中常见的用于进行反sinc函数滤波的滤波器为例，滤io 波器输入数据用二进制补码表示，位宽为n=20比特；滤波器系数用二进 制补码表示，位宽为m-16比特，共有k-21个滤波器系数。则本发明所述的高速FIR滤波器实现装置由以下几部分组成1个单 比特半加器组、19个单比特全加器组、21个高速乘法器、l个进位传递加 法器、1个位宽为35的寄存器A、 1个位宽为20的寄存器B。15 4艮据图4的描述，单比特半加器组由35个单比特半加器和69个单比特寄存器组合而成。每个时钟节拍分别输入一个数据到单比特半加器组的 a、 b输入端。单比特半加器组对位宽为35比特的输入数据a、 b按照相应 的比特位置逐个比特相加。除了最高位比特外，l个输入数据a的比特和 相应比特位置的1个输入lt据b的比特相加,产生该比特位置的1比特和、20 1比特进位，分别用单比特寄存器緩存一个时钟节拍后输出。输入数据a 的最高位比特a[34]与输入数据b的最高位比特b[34]相加后产生的1比特 进位—皮舍弃，1比特和用单比特寄存器緩存一个时钟节拍后输出。所有比 特位置的单比特和组合成位宽为35的和矢量s,所有比特位置的单比特进 位组合成位宽为34的进位矢量r。25在这个实施例子中，单比特半加器组在本发明所述装置的19级使用， 产生和矢量s—19、进位矢量r一19。根据图5的描述，单比特全加器组由34个单比特全加器、1个单比特 半加器以及69个单比特寄存器组合而成。每个时钟节拍分别输入一个数 5 据到单比特全加器组的a、 b、 c输入端。单比特全加器组对位宽为35比特 的输入数据a、 b以及位宽为34的输入进位c按照相应的比特位置逐个比 特相加。输入数据a的最低位比特a
与输入数据b的最低位比特b
用单比特 半加器相加后产生最低位的1比特和、1比特进位，分别用单比特寄存器io 緩存一个时钟节拍后输出.，除了最低位、最高位比特外，1个输入数据a 的比特和相应比特位置的1个输入数据b的比特、1个输入进位c的比特 用单比特全加器相加，产生该比特位置的1比特和、1比特进位，分别用 单比特寄存器緩存一个时钟节拍后输出在比特位置1,输入数据a的比 特a[l]与输入数据b的比特b[l]、输入进位c的比特c
相加后产生比特15 位置1的1比特和、1比特进位；在比特位置2,输入数据a的比特a[2] 与输入数据b的比特b[2].输入进位c的比特c[l]相加后产生比特位置2 的1比特和、1比特进位；其余比特位置依此类推。输入数据a的最高位 比特a[34]与输入数据b的最高位比特b[34]、输入进位c的最高位比特c[33] 用单比特全加器相加后产生的1比特进位净皮舍弃，1比特和用单比特寄存20器緩存一个时钟节拍后输出。所有比特位置的单比特和组合成位宽为35 的和矢量s,所有比特位置的单比特进位组合成位宽为34的进位矢量r。 在这个实施例子中，单比特全加器组在本发明所述装置中的18级、17级........0级^(吏用，用于对本级乘法器的乘积以及上一级产生的和矢量、进位矢量进行相加，产生本级的和矢量、进位矢量。25 根据图6可以得出整个高速FIR滤波器实现装置的工作过程。
每个时钟输入一个滤波器输入凄t据，输入数据同时输入到21个乘法器的各一个数据输入端，21个乘法器的另一个数据输入端输入与该乘法器相 应的滤波器系数。滤波器输入数据与系数20在乘法器20中相乘，产生的 乘积经寄存器A緩存一拍后输入单比特半加器组的b输入端。滤波器输入 5 数据与系数19在乘法器19中相乘，产生的乘积输入单比特半加器组的a 输入端。单比特半加器组对a、 b输入端输入的数据进行相加并经寄存器緩 存一拍后输出，由此产生了 19级的和矢量19(s—19)、进位矢量19(r—19) 分别输入到单比特全加器组18的b输入端、c输入端。滤波器输入数据与 系数18在乘法器18中相乘，产生的乘积输入单比特全加器組18的a输入io 端；单比特全加器组18对a、 b、 c输入端输入的数据进行相加并经寄存器 緩存一拍后输出，产生了 18级的和矢量18 (s—18)、进位矢量18 (r—18) 分别输入到单比特全加器组17的b输入端、c输入端。滤波器输入数据与 系数17在乘法器17中相乘，产生的乘积输入单比特全加器组17的a输入 端；单比特全加器组17对a、 b、 c输入端输入的数据进行相加并经寄存器15 緩存一拍后输出，产生了 17级的和矢量17 (s—17)、进位矢量17 (r_17) 分别输入到单比特全加器組16的b输入端、c输入端。其余级的连接关系 依此类推。单比特全加器组0对a、 b、 c输入端输入的数据进行相加并经寄存器 緩存一拍后输出，产生了 O级的和矢量O (s—0)、进位矢量O(rJ))。位宽 20 为35比特的和矢量0 (s_0)输入到进位传递加法器的一个输入端，位宽 为34比特的进位矢量0 (r一O )在最低位用0扩展1比特使位宽变为35比 特后输入到进位传递加法器的另 一个输入端。进位传递加法器对两个输入端输入的数据进行相加，产生滤波器的最 终结果输入寄存器B。位宽为20比特的寄存器B将35比特的进位传递加 25法器的和的高20位緩存一个时钟节拍后输出，其余低位比特舍弃。
权利要求
1、一种高速FIR滤波器实现装置，设定滤波器输入数据位宽为n，滤波器系数位宽为m，滤波器系数个数为k，其特征在于，包括一单比特半加器组，一进位传递加法器，单比特全加器组，高速乘法器，寄存器，其中，单比特全加器组的个数为k-2；高速乘法器的个数为k；所述寄存器，其中一寄存器的位宽为n+m-1，一寄存器的位宽为n；所述单比特半加器组，对位宽为n+m-1比特的两组输入数据按照相应的比特位置逐个比特相加；所述单比特全加器组，对位宽为n+m-1比特的两组输入数据以及位宽为n+m-2的输入进位按照相应的比特位置逐个比特相加；所述高速乘法器，用于对滤波器输入数据和滤波器系数进行乘法运算；所述进位传递加法器，用于对0级的单比特全加器组产生的和矢量及进位矢量进行加法运算，产生滤波器的最终结果；所述寄存器，实现对输入数据缓存一个时钟节拍后输出的功能。
2、 如权利要求1所述的高速FIR滤波器实现装置，其特征在于， 所迷单比特半加器组，包括n+m-l个单比特半加器和2n+2m-3个单比特寄存器，1个输入数据的比特和相应比特位置的另 一输入数据的比特相加，产生 20 该比特位置的1比特和、1比特进位，分别用单比特寄存器寄存后输出， 但两组输入数据的最高位比特相加后产生的1比特进位被舍弃。
3、 如权利要求2所述的高速FIR滤波器实现装置，其特征在于， 所述单比特半加器组，在k-2级使用，用于对乘法器k-2的乘积以及位宽为n+m-l的寄存器中緩存的乘法器k-l的乘积进行相加，产生和矢量、 进位失蚤。
4、 如权利要求1所述的高速FIR滤波器实现装置，其特征在于，所述单比特全加器组，包括n+m-2个羊比特全加器、1个羊比特平加器以及2n+2m-3个单比特寄存器； 5两组输入数据的最低位比特用单比特半加器相加后产生最低位的1比特和、l比特进位，分别用单比特寄存器寄存后输出；1个输入数据的比特和相应比特位置的1个输入数据的比特、1个输入进位的比特用单比特全加器相加，产生该比特位置的1比特和、1比特进位，分别用单比特寄存器寄存后输出； io1个输入数据的最高位比特和相应比特位置的1个输入lt据的最高位比特、输入进位的最高位比特用单比特全加器相加后产生的1比特进位被舍弃，1比特和用单比特寄存器寄存后输出。
5、 如权利要求4所述的高速FIR滤波器实现装置，其特征在于， 所述单比特全加器组，用于对本级乘法器的乘积以及上一级产生的和15矢量、进位矢量进行相加，产生本级的和矢量、进位矢量。
6、 如权利要求1所述的高速FIR滤波器实现装置，其特征在于， 所述位宽为n+m-l的寄存器，用于对乘法器k-l的乘积进行緩存； 所述位宽为n的寄存器B，用于对进位传递加法器的和进行緩存后输
全文摘要
本发明涉及数字信号处理领域的常系数FIR滤波器，具体公开了一种高速FIR滤波器实现装置，1个单比特半加器组、k-2个单比特全加器组、k个高速乘法器、1个进位传递加法器、1个位宽为n+m-1的寄存器、1个位宽为n的寄存器；其中，n为滤波器输入数据位宽，m为滤波器系数位宽。采用本发明所述装置能够克服现有技术中转置式FIR滤波器的工作频率随着输入数据位宽或滤波器系数位宽的增大而下降的缺点，使得转置式FIR滤波器满足了现代数字信号处理对数据处理精度和数据吞吐量的要求。
文档编号H03H17/02GK101162895SQ20061014113
公开日2008年4月16日 申请日期2006年10月11日 优先权日2006年10月11日
发明者孙天亮 申请人:中兴通讯股份有限公司