专利名称：脉冲静态触发器的制作方法
技术领域：
本发明涉及用于存储逻辑信号的逻辑状态的脉冲静态触发器(pulsed static flip-flop)。
背景技术：
例如，触发器用于快速存储微处理器的流水线级中的逻辑状态。在这种情况下，关键变量是建立时间，它用于指示相对于定义触发器的透明性(transparency)的时钟信号来改变要存储的逻辑电平的时间间隔。另一重要变量是延迟时间tCLK-Q，它用于表示在确定触发器的透明性的时钟信号与已存储的逻辑状态出现在触发器的输出之间的时间间隔。触发器的保持时间是在初始建立透明性的时钟边沿之后、输入数据项必须保持在其信号电平上从而可靠地将数据项存储在触发器中的最小必要时间。
图1示出了根据现有技术的时钟边沿控制触发器，它具有主锁存器和从锁存器。触发器MSFF具有数据输入DI、时钟输入CLKI和数据输出QO。设置有两个锁存器LT1和LT2，它们各自具有数据输入D11和D22、数据输出Q11和Q22、以及时钟输入C1和C2。输入数据项D馈送到第一锁存器LT1的数据输入D11，来自第一锁存器LT1的输出数据项QI馈送到第二锁存器LT2的数据输入D22。可以从第二锁存器LT2的输出Q22送出输出数据项Q。时钟信号CLK馈送到时钟输入CLKI，通过第一反相器I1将其反相并延迟，形成延迟并反相的时钟信号CLK′。反相时钟信号CLK′馈送到第一锁存器LT1的时钟输入C1。延迟时钟信号CLK′再次由第二反相器I2反相，并延迟，作为时钟信号CLK″馈送到第二锁存器LT2的时钟输入C2。第二锁存器LT2在时钟信号CLK的上升时钟边沿切换到透明状态，并且锁定第一锁存器LT1或主锁存器。由此，在上升时钟边沿将数据项D读入主/从触发器，并在一个时钟周期上，将这种状态在输出QO处输出。
相比于图1所示的主/从配置，为了提高触发器的速度，已在过去提出了所谓的脉冲触发器。例如，在International Symposium onLow-Power Electronics and Design 2001上J.Tschanz等所著的“Comparative Delay and Energy of Single Edge-Triggered and DualEdge-Triggered Pulsed Flip-Flops for High-PerformanceMicroprocessors”中描述了脉冲触发器。
图2示出了脉冲触发器PFF的对应电路配置。在脉冲触发触发器的情况下，设置有输入级，输入级使用外部时钟信号CLK来产生内部脉冲信号，该内部脉冲信号驱动作为输出级的锁存器。通过数据输入DI和传输门TG，将输入数据项D馈送到锁存器LT，锁存器LT在这里示为两个反馈反相器I6和I7的形式。以这种方式缓冲存储的数据项通过反相器I5，以反相输出数据项/Q的形式输出到输出QO。使用彼此互补、各自具有脉冲形状的控制信号PULSE和/PULSE来驱动传输门TG。将时钟信号CLK馈送到时钟信号输入CLKI，并注入与非门NA。在包括三个反相器I1、I2和I3的延迟路径上，将时钟信号延迟，并以延迟时钟信号CLK′的形式类似地馈送到与非门。由此，以这种方式产生、可以从与非门NA的输出送出的脉冲信号PULSE，或通过反相器I4产生的互补脉冲信号/PULSE，对输入DI与输出QO之间的透明阶段进行控制。例如，当用180nm CMOS技术设计所使用的晶体管时，透明性窗是125ps。
例如，特别是在微处理器的流水线级中使用图3所示的触发器。在这种情况下，数据馈送到触发器的输入，逻辑电路与各个触发器的输出耦合。接着，逻辑电路的各个逻辑操作向耦合在下游的触发器提供输入数据。由此，一般形成了触发器和逻辑电路链。因为逻辑电路具有电容，所以必须由各个触发器驱动它们。必要信号传播时间也由tCLK-Q、tLOGIC和tSETUP之和组成，tCLK-Q是各个时钟信号的时钟边沿与输出数据项的相关边沿之间的延迟时间，tLOGIC是由各个逻辑电路引起的延迟，tSETUP是建立时间。在微处理器中，处理时间和设置时间尤其关键。
发明内容
因此，本发明的目的是提供一种改进的脉冲触发器，尤其是具有较短建立时间和较小时钟边沿-输出信号延迟的脉冲触发器。
该目的由具有权利要求1的特征、用于存储逻辑信号的逻辑状态的脉冲静态触发器实现。
由此，本发明的用于存储逻辑信号的逻辑状态的脉冲静态触发器具有-第一逻辑器件，对逻辑信号与脉冲信号进行逻辑组合，并输出置位信号；-第二逻辑器件，对逻辑输入信号与互补脉冲信号进行逻辑组合，并输出复位信号；以及-锁存器器件，具有保持逻辑保持电平的存储装置，由所述置位信号控制的第一推挽式晶体管能够将所述保持电平设置为第一逻辑电平，由所述复位信号控制的第二推挽式晶体管能够将所述保持电平设置为第二逻辑电平。在这种情况下，所述保持电平可以作为所述逻辑信号的已存储逻辑状态送出。
根据本发明，两个推挽式晶体管实现了从第一逻辑电平到第二逻辑电平的快速信号转换，例如从低电平到高电平，同时使用第二推挽式晶体管实现了从高电平到低电平的转换。有益效果在于可以将推挽式晶体管形成所需的尺寸，使它们匹配，从而在变化的数据信号，即逻辑信号的情况下，实现特别快速的电平转换。第一推挽式晶体管优选地是与第二推挽式晶体管互补的晶体管。
锁存器器件优选地具有具有输入和输出的反相器；保持晶体管和互补保持晶体管，各自具有可控路径和控制连接。在这种情况下，所述反相器的输入与所述保持晶体管的可控路径之间的电势节点相连，所述可控路径串联在第一电源电势连接与第二电源电势连接之间。所述反相器的输出与所述保持晶体管的控制连接相连，能够根据第二电源电势连接处的复位信号，通过所述推挽式晶体管，切换所述反相器的输入。也能够根据第一电源电势连接处的置位信号，通过所述互补推挽式晶体管，切换所述反相器的输入。所述逻辑信号的已存储逻辑状态可以从所述反相器的输入送出(tapped off)。
相比于现有技术的锁存器器件，在本发明电路配置中分离地驱动各个电平转换。这可以实现触发器的特别高的速度。
优选地，所述推挽式晶体管各自具有可控路径和控制连接，所述可控路径串联在第一电源电势连接与第二电源电势连接之间。所述复位信号馈送到所述互补推挽式晶体管的控制连接，所述置位信号馈送到所述推挽式晶体管的控制连接。在这种情况下，所述反相器的输入与所述推挽式晶体管的可控路径之间的电势节点相连。
一个优选实施例设置有另一具有控制路径和控制连接的晶体管，所述可控路径连接在电势节点与所述保持晶体管的可控路径之间。所述置位信号馈送到该晶体管的控制连接。
有益效果尤其在于，当向所述控制连接施加高电平时，诸如PMOS晶体管形式的互补推挽式晶体管使所述电势节点有效，并在所述互补推挽式晶体管的控制连接处是低电平的情况下，将电势节点可靠地拉到第一电源电压电势。由于所述另一晶体管，可以将所述互补推挽式晶体管的尺寸配置低更小。因为所述互补推挽式晶体管或PMOS晶体管一般比使用相同技术设计的NMOS晶体管更弱，所以所述另一晶体管提供了触发器的附加可靠性。
本发明触发器的另一方案设置有另一具有控制可控路径和控制连接的互补晶体管，所述可控路径连接在所述互补保持晶体管的可控路径与所述电势节点之间。在这种情况下，复位信号馈送到另一互补晶体管的控制连接。例如，当复位信号处于低电平时，所述另一互补晶体管保证所述推挽式晶体管无法将所述电势节点拉到第二电源电压电势。根据所述置位和复位信号，可以被中断的各个保持环路的反馈实现了本发明的锁存器器件中的可靠电路。
第一逻辑器件优选地采用与非门形式。在与非门或逻辑非-与门形式的设计中，优选地设置第一逻辑晶体管、第二逻辑晶体管、第一互补逻辑晶体管和第二互补逻辑晶体管，它们各自具有可控路径和控制连接。在这种情况下，第一互补逻辑晶体管的可控路径和第一与第二逻辑晶体管的可控路径串联在第一电源电势连接与第二电源电势连接之间。第二互补逻辑晶体管的可控路径连接在第一电源电势连接与置位信号节点之间，置位信号节点在第一互补逻辑晶体管的可控路径与第一逻辑晶体管的可控路径之间。在本实施例中，脉冲信号馈送到第一逻辑晶体管的控制连接和第二互补逻辑晶体管的控制连接。逻辑信号馈送到第一互补逻辑晶体管的控制连接和第二逻辑晶体管的控制连接。在这种情况下，所述置位信号可以从所述置位信号节点送出。
在优选实施例中，具体地，在例如触发器的输入信号之类的逻辑信号从逻辑高电平到逻辑低电平的转换情况下，两个逻辑晶体管和互补保持晶体管对锁存器器件的已存储逻辑状态进行控制。
第二逻辑器件优选地采用或非门形式。在或非门或逻辑非-或门形式的设计中，第二逻辑器件优选地具有第一逻辑晶体管、第二逻辑晶体管、第一互补逻辑晶体管和第二互补逻辑晶体管，它们各自具有可控路径和控制连接。在这种情况下，第一和第二互补逻辑晶体管的可控路径与第一逻辑晶体管的可控路径串联在第一电源电势连接与第二电源电势连接之间。第二逻辑晶体管的可控路径连接在复位信号节点与第二电源电势连接，复位信号节点位于第二互补逻辑晶体管的可控路径与第一逻辑晶体管的可控路径之间。逻辑信号馈送到第一互补逻辑晶体管的控制连接和第一逻辑晶体管的控制连接。互补脉冲信号馈送到第二互补逻辑晶体管的控制连接和第二逻辑晶体管的控制连接。在这种情况下，所述复位信号可以从所述复位信号节点送出。采用或非门形式的第二逻辑器件的设计，两个互补逻辑晶体管和保持晶体管实质上在逻辑信号从低到高的逻辑状态改变的情况下对锁存器器件的状态进行控制。
在一个优选实施例，所述触发器设计成具有异步复位功能。优选地设置复位晶体管和互补复位晶体管，它们各自具有可控路径和控制连接，复位晶体管的可控路径连接在所述保持晶体管的可控路径与第二电源电势连接之间。互补复位晶体管的可控路径连接在第一电源电势连接与所述反相器的输入之间。在这种情况下，异步复位信号馈送到复位晶体管的控制连接。
触发器还优选地设计成具有异步置位功能。设置置位晶体管和互补置位晶体管，它们各自具有可控路径和控制连接，置位晶体管的可控路径连接在所述反相器的输入与第二电源电势连接之间。互补置位晶体管的可控路径连接在第一电源电势连接与所述互补保持晶体管的可控路径之间。异步置位信号馈送到置位晶体管的控制连接。
无论时钟信号的状态如何，置位或复位功能可以使用锁存器器件来设置已存储逻辑电平。
本发明触发器的一个优选方案提供了扫描输入级，扫描输入级根据测试控制信号，将作为逻辑信号的测试信号切换到第一和第二逻辑电路。因为当用作微处理器的关键路径中时，触发器和逻辑电路的许多链设计成并行的，通过对应微处理器的测试模式下的扫描输入级，应该能够测试所有这些触发器的操作方法，输出或保持电平用作并行支路中设置的相似触发器的逻辑输入信号。由此，设计了允许通过时钟控制(计时)的方式来切换测试信号序列的移位寄存器。在这种测试模式中，可以检查设置在各个移位寄存器中的所有触发器的操作方法。
另一优选实施例提供了扫描输出级。后者与锁存器器件耦合，并根据测试控制信号，将从逻辑信号的已存储逻辑状态导出的测试输出信号切换到测试输出，并将测试输出切换到预定逻辑电平。本发明触发器的这种输出级可以通过预期的触发器扫描功能，降低功耗。在这种情况下，扫描输出级优选地具有至少一个传输门。
本发明触发器的另一优选实施例提供了脉冲产生器，脉冲产生器根据时钟信号，产生脉冲信号和互补脉冲信号。在这种情况下，脉冲信号产生器优选地在时钟信号的每个上升和/或下降时钟边沿，产生脉冲信号和互补脉冲信号。在这种情况下，一个优选实施例为脉冲产生器设置了至少一个逻辑门，具体的是与非门。在触发器的一个优选实施例中，脉冲产生器还具有至少一条延迟路径。在一个特别优选的实施例中，可以对所述延迟路径的延迟时间编程。具体地，当在每个时钟信号边沿产生用于控制本发明触发器的透明阶段的脉冲时，可以有利地设计所谓的双边沿触发触发器。
例如，当使用大量触发器，时钟分配树中的到达时钟边沿的时间不同时，调整延迟时间可以灵活地调整本发明触发器的透明阶段。
各个晶体管优选地采用NMOS晶体管的形式，各个互补晶体管优选地采用PMOS晶体管的形式。优选地使用CMOS技术来设计晶体管。
以下参考附图描述的从属权利要求和典型实施例进一步指出了本发明的有利改进和方案。将参考图，更加具体地解释本发明的优选实施例，其中图1示出了根据现有技术的主/从触发器；图2示出了根据现有技术的脉冲触发器；图3示出了触发器在微处理器的流水线级中的使用；图4图示了本发明脉冲静态触发器的基本电路图；图5示出了本发明静态触发器的第一实施例；图6和7示出了本发明触发器中的信号波形；图8示出了具有异步置位和复位功能的本发明触发器的锁存器器件的一个优选实施例；图9示出了具有扫描功能的本发明触发器的第二实施例；图10、11和12示出了用于本发明触发器的脉冲产生器的典型实施例；以及图13示出了相比于现有技术，本发明触发器的延迟时间。
在图中，除非另有指明，否则相同或功能相同的元件具有相同的参考符号。
具体实施例方式
为了大体上解释问题，图3示出了触发器在微处理器系统等中的典型使用。例如，示出了各自具有数据输入35、时钟输入36和数据输出37的触发器100-108。例如，具有逻辑高或低电平的数据信号D馈送到第一触发器100的数据输入35。触发器100的对应输出信号Q馈送到具有输入127和输出128的逻辑电路109。接着，对应数据信号DS馈送到第二触发器101的数据输入35，第二触发器101类似地受到时钟信号CLK的时钟控制，并在输出37处提供输出信号QS。
在这种情况下，图3示出了三个典型支路，这些支路具有串联的触发器100-108和逻辑电路109-117。在这种情况下，数据信号D′馈送到第二支路，数据信号D″馈送到第三支路。逻辑电路109-117代表针对触发器100-108的输出37的要驱动的负载。特别地，逻辑电路109-117具有例如图3中示出的电容器118-126形式的电容。
在信号处理期间，由于触发器100-108的属性、以及逻辑电路109-117和时钟信号的支路树中的信号处理，导致信号延迟发生。
在这种情况下，触发器延迟时间是tCLK-Q，tCLK-Q表示发起触发器的透明阶段的时钟边沿与对应于数据输入信号的触发器100的输出37处的电平的出现之间的信号传播时间或延迟。在以下的示例中，假设各个上升时钟信号边沿标志着触发器的各个透明阶段的开始点。
各个逻辑电路109的处理时间tLOGIC也影响信号传播时间。所用触发器的建立时间tSETUP也起到了作用。如上述介绍中已提到的，建立时间tSETUP指示相对于时钟信号的上升时钟边沿、施加数据输入信号的时间，从而触发器能够检测数据信号电平，并可靠地将其提供在输出处。
作为触发器特征的另一时间是保持时间tHOLD，保持时间tHOLD指示数据输入信号必须保持在上升时钟边沿时出现的逻辑电平上从而正确检测到所述电平并将其存储在触发器中的时间长度。
对于从0变到1或从低到高、以及从1变到0或从高到低的输入信号电平，特征时间tCLK-Q、tSETUP和tHOLD可以具有不同值。
此外，由于时钟信号路径中的延迟，上升时钟信号边沿之间的偏移可以产生不同的触发器。这在图3中通过引起时间偏移tSKEW的功能块127示出。相比于时钟信号CLK，所产生的时钟信号CLKS延迟了延迟时间tSKEW。
最大信号延迟一般由具有20到25的逻辑深度的各个逻辑电路109-117引起。在这种情况下，40fF与80fF之间的电容118-126是典型值。
如果独立逻辑电路109-117具有特别短的信号传播时间，则因为馈送到下游触发器的数据信号DS相对于所需建立或保持时间过早地执行了电平改变，所以可能扰乱保持时间。为了处理由信号支路中的逻辑电路109、110和111引起的不同延迟，有利的是将触发器的透明阶段配置成可变的。根据本发明，通过改变从时钟信号边沿导出的信号脉冲，可以实现上述配置，这将在下文中更加详细地解释。
在具有触发器的电路配置的测试操作模式下，在所谓的扫描模式下将来自第一支路中的触发器100的输出信号Q馈送第二支路中的触发器103，作为输入信号D′，并将来自第二支路中的触发器103的输出信号Q′用作第三支路中的触发器106的输入信号D″。由此，在测试操作模式或扫描模式下，形成了包括触发器100、103和106的移位寄存器。接着，将可以在移位寄存器链中最后触发器的输出37处读出的测试信号序列注入第一触发器100的输入35。对于信号路径以虚线SP形式示出。这种扫描模式可以用于检测触发器中的错误。
图4示意性地示出了本发明脉冲静态触发器1的基本形式。
触发器1具有针对本典型实施例中以/D1表示的逻辑信号的输入2、以及针对本示例中以/QI表示的输出信号的输出3。该结构还包括用于注入脉冲信号PULSE和互补脉冲信号/PULSE的脉冲信号输入4和5。
设置有具有两个输入8和9、以及输出12的与非门6。逻辑信号/D1和脉冲信号PULSE馈送到这些输入。与非门6在输出12提供置位信号/SET。逻辑信号/D1和互补脉冲信号/PULSE馈送到或非门7的输入10和11。复位信号/RES可以从或非门的输出13送出。置位和复位信号/SET和/RES用于驱动锁存器器件14。
锁存器器件14具有NMOS推挽式晶体管15和PMOS推挽式晶体管16，它们各自具有控制连接或栅极连接24和23、以及各个可控路径或源极-漏极路径。与反相器的输入21相连的电势节点20设置在PMOS推挽式晶体管16的漏极连接28与NMOS推挽式晶体管15的漏极连接29之间。内部数据信号或逻辑状态信号QI可以从反相器19的输出22送出。设置有NMOS保持晶体管17和PMOS保持晶体管18。PMOS推挽式晶体管16的源极连接27与第一电源电势连接VDD相连，NMOS推挽式晶体管15的源极连接30与第二电源电势连接VSS相连。
保持晶体管17和18各自具有可控路径或漏极连接和源极连接31、32、33和34、以及控制连接或栅极连接26和25。可控路径串联在第一电源电势VDD与第二电源电势VSS之间。为了进一步解释，术语“电源电势连接”和“电源电势”VDD或VSS用作同义词。PMOS保持晶体管的漏极连接33和NMOS保持晶体管的漏极连接32分别与电势节点20相连。可以从反相器19的输出22送出的信号电平QI馈送到PMOS保持晶体管的栅极连接253和NMOS保持晶体管17的栅极连接26。
例如，脉冲信号PULSE在上升时钟信号边沿(这里未示出)时提供具有预定脉冲宽度的信号脉冲。互补脉冲信号/PULSE与脉冲信号PULSE互补，即是反相的。例如，如果逻辑信号/D1在脉冲信号的信号脉冲期间处于逻辑低电平，则置位信号/SET提供逻辑高电平。从而PMOS推挽式晶体管16截止。同时，复位信号/RES在互补脉冲信号/PULSE的脉冲宽度期间处于逻辑高电平，从而使NMOS推挽式晶体管15的可控路径导通。因此，将电势节点20拉到第二电源电势电平VSS。例如，这与逻辑低电平相对应。因此，逻辑高电平作为信号QI的逻辑电平，出现在反相器19的输出22处。在本发明触发器的一个实施例(在此不再详细解释)中，在上升和下降时钟信号边沿都产生信号脉冲，这样提供了具有本发明属性的双边沿触发触发器。
锁存器器件14使用反相器输出22、栅极连接和已通过到反相器输入21的电势节点20而导通的保持晶体管17之间的环路，存储可以作为来自电势节点20的保持电平/QI而送出的信号/D1的电平。
图5示出了本发明脉冲静态触发器的一个优选典型实施例。
触发器100具有分别针对逻辑数据输入信号D、时钟信号CLK和逻辑数据输出信号Q的数据输入35、时钟输入36和数据输出37。触发器具有脉冲产生器38，它根据时钟信号边沿，产生脉冲信号PULSE和互补脉冲信号/PULSE。
设置有输入驱动器39，输入驱动器39采用反相器形式，连接在数据输入35的下游，并具有连接为反相器的NMOS晶体管40和PMOS晶体管41。输入驱动器提供与数据输入信号D反相的内部数据信号/D1。
输出驱动器42连接在锁存器器件45的下游，并类似地具有连接为反相器的NMOS晶体管43和PMOS晶体管44。输出驱动器42提供馈送到数据输出37的数据输出信号Q。输出驱动器42从锁存器器件45接收由锁存器器件存储的逻辑状态/QI。
与非门形式的第一逻辑器件6具有两个NMOS晶体管46和47、以及两个PMOS晶体管48和49，它们各自具有栅极连接50、51、52和53、以及负载路径或源极-漏极路径。第一PMOS晶体管48与NMOS晶体管46和47的的源极-漏极路径串联在第一电源电势连接VDD与第二电源电势连接VSS之间。在这种情况下，内部数据信号/D1馈送到第一PMOS晶体管48的栅极连接52和第二NMOS晶体管47的栅极连接50。第二PMOS晶体管49的可控路径连接在第一电源电势连接VDD与电势节点54之间，电势节点54位于第一PMOS晶体管48和第一NMOS晶体管46的可控路径48和46之间。脉冲信号馈送到第一NMOS晶体管46和第二PMOS晶体管49的栅极连接51和53。置位信号/SET可以从节点54送出。
或非门形式的第二逻辑器件7具有第一PMOS晶体管55、第二PMOS晶体管56、第一NMOS晶体管57和第二NMOS晶体管58，它们各自具有可控路径和栅极连接59、60、61和62。PMOS晶体管55，56与第一NMOS晶体管57的可控路径串联在第一电源电势VDD与第二电源电势VSS之间。内部数据信号/D1馈送到第一PMOS晶体管55的栅极连接59和第一NMOS晶体管57的栅极连接61。第二NMOS晶体管58的可控路径连接在电势节点63与第二电源电势VSS之间，电势节点63位于第二PMOS晶体管56和第一NMOS晶体管57的可控路径之间。互补脉冲信号/PULSE馈送到第二PMOS晶体管56的栅极连接60和第二NMOS晶体管58的栅极连接62。复位信号/RES可以从电势节点63送出。
锁存器器件45实质上是如图4所示的构造的，反相器19由NMOS晶体管68和PMOS晶体管69构成。此外，附加设置了另一NMOS晶体管64，它具有控制连接或栅极连接65、以及诸如源极连接67与漏极连接66之间的路径之类的可控路径。附加NMOS晶体管64的漏极连接66与PMOS推挽式晶体管16的漏极连接28连接，附加NMOS晶体管64的源极连接67与NMOS保持晶体管17的漏极连接32相连。置位信号/SET馈送到附加NMOS晶体管64的栅极连接65。NMOS晶体管64确保，当置位信号/SET处于逻辑低电平时，PMOS推挽式晶体管16可靠地将电势节点20拉到第一电源电势VDD，即逻辑高电平。
因为使用输入和输出驱动器39和42实现了从输入35或从输出37的有效去耦，所以本发明触发器100尤其非常适合用于标准单元库。
本发明触发器100的一个特别优点还在于关键晶体管路径上最多串联两个晶体管或负载路径。在数据输入信号D从逻辑低电平到逻辑高电平的信号改变情况下，这些是晶体管40、55、56、15和44。在数据输入信号D从逻辑高电平到逻辑低电平的电平改变情况下，关键晶体管路径由晶体管41、46、47、16和43给定。因为只有分别在信号输出37与电源电势连接VSS和VDD之间的两个可控路径，所以本发明触发器非常适合于使用低功耗CMOS技术，特别是具有小于100nm的结构的实现。
相比于具有主/从锁存器的触发器，可以实现更短的延迟时间。根据本发明，脉冲产生器38将时钟信号CLK的上升时钟边沿分成两个相反的脉冲PULSE和/PULSE。在逻辑器件6和7中，用已由输入驱动器39驱动或反相的数据信号D和/D1，对脉冲信号PULSE和互补脉冲信号/PULSE进行逻辑组合，以产生置位和复位信号/SET和/RES。推挽式晶体管15和16优选地是高性能(powerful)驱动器的形式。另一方面，当存储在锁存器器件45中的逻辑电平在电势节点20处改变时，通过使用PMOS推挽式晶体管16将电势节点20切换第一电源电势VDD，或使用NMOS推挽式晶体管15将电势节点20切换第二电源电势VSS，来使用推挽式晶体管15和16快速盖写已存储电平。
如图3中用电容器118-126示出的，输出驱动器42通常必须驱动40fF到80fF的电容。使与速度相关的各个晶体管(在输入电平从低到高改变的情况下是晶体管40、55、56、15和44；在输入电平从高到低改变的情况下是晶体管41、46、47、16和43)形成特定尺寸，可以容易地实现特别有利的内部负载与必需晶体管驱动力之比。这可以在本发明触发器中产生特别快速的信号转换。
图6示出了发生在本发明触发器100中的信号的典型信号波形。最上一行示出了具有时钟周期tCLK的常规时钟信号。图6还举例示出了由脉冲产生器38产生的脉冲信号PULSE和互补脉冲信号/PULSE。例如，常规脉冲宽度tp是60ps。还示出了典型数据输入信号D，它在第一上升时钟信号边沿之前处理逻辑高电平，允许触发器100具有足够的建立时间tSETUP。在相对于图5所示的配置中，或非门7通过将内部数据信号/D1与互补脉冲信号/PULSE组合，产生实质上与脉冲信号PULSE相对应的复位信号/RES。与非门6通过将内部数据信号/D1或反相数据信号与脉冲信号PULSE组合，产生处于逻辑高电平的置位信号/SET。由于置位信号的逻辑高电平，NMOS晶体管64导通，PMOS推挽式晶体管16截止。同时，处于逻辑高电平的复位信号PULSE施加到其栅极连接24的NMOS推挽式晶体管15将电势节点20拉到逻辑低电平或第二电源电势VSS。因此，在线路(line)节点20处出现已存储的逻辑电平/QI。由此，逻辑高电平出现在放大器输出22处，输出驱动器42将数据输出信号Q设置为逻辑高电平。
在时间t1，数据输入信号D从逻辑高电平改变到逻辑低电平。在这种情况下，复位信号/RES保持在逻辑低电平上，从而NMOS推挽式晶体管15保持截止。同时，在建立时间或与非门6中的逻辑信号处理所引起的略微时间偏移之后，在脉冲宽度的时间段上，置位信号/SET设置为逻辑低电平。因此，PMOS推挽式晶体管16将电势节点20切换到第一电源电势或逻辑高电平。从而将/QI设置为高。由此，使用输出驱动器42，信号QI可以从反相器输出22送出，处于逻辑低电平的信号Q可以从触发器输出37送出。
图7示出了在有负建立时间(negative set-up time)的情况下相似信号波形。这是指在上升时钟边沿，即在脉冲信号PULSE或互补脉冲信号/PULSE的各个信号脉冲期间实现的输入电平改变。
尽管如此，本发明触发器100可靠地在触发器输出37处提供已存储的信号电平。在时间t2和t3的输入信号电平处，脉冲信号PULSE已处于逻辑高电平，互补信号/PULSE在脉冲宽度tp的持续时间上处于逻辑低电平。根据本发明，由于不同晶体管，即推挽式晶体管16和15在从低到高和从高到低的信号改变情况下，确保电势节点20的逻辑状态，所以即使有负建立时间，也可以可靠地存储输入信号电平D。
图8示出了用于本发明触发器的锁存器器件的一个方案。锁存器器件的设计70实质上具有图5所示的锁存器器件45的元件。为了形成触发器的异步置位功能和异步复位功能，还设置了另外的晶体管。
锁存器器件70具有针对异步置位信号SN的异步置位输入71、以及针对异步复位信号RN的异步复位输入72。还设置了针对置位和复位信号/SET和/RES的输入73和74。由输入驱动器42驱动的逻辑输出信号Q可以从锁存器输出75送出。
设置了各自具有栅极连接78和79、以及可控路径的NMOS复位晶体管76和互补PMOS晶体管77。NMOS复位晶体管76的可控路径连接在NMOS保持晶体管17的源极连接31与第二电源电势VSS之间。互补PMOS晶体管77的可控路径连接在第一电源电势VDD与电势节点20之间。异步复位信号RN馈送到复位晶体管76和77的控制连接或栅极连接78和79。由于异步复位信号RN的逻辑高电平，NMOS复位晶体管使其可控路径导通，PMOS复位晶体管77具有高阻抗负载路径。如果将复位信号RN设置为逻辑低电平，则NMOS复位晶体管76截止，PMOS复位晶体管79将电势节点20拉到逻辑高电平。从而当异步复位信号处于逻辑低电平时，触发器或锁存器器件的输出75处于逻辑低电平。
首先由反相器电路162将异步置位信号SN反相，以形成反相置位信号/SN。针对异步置位功能，设置了PMOS置位晶体管80和NMOS置位晶体管81，它们各自具有可控路径和栅极连接82和83。如果异步置位信号处于逻辑高电平，则PMOS置位晶体管使其可控路径导通，NMOS置位晶体管81将第二电源电势VSS与电势节点20去耦。如果使异步置位信号SN处于逻辑低电平，则PMOS置位晶体管81将电势节点20拉到第二电源电势VSS，即逻辑低电平。从而当置位信号处于逻辑低电平时，逻辑高电平总是出现在输出75处。否则，根据触发器的输入信号D、以及从时钟信号CLK导出的脉冲信号PULSE和/PULSE，输出由置位和复位信号/SET和/RES、以及推挽式晶体管15和16产生的逻辑状态，作为输出信号Q。
图9示出了本发明触发器200的一个方案。在这种情况下，设置了脉冲产生器38、与非门6、或非门7、锁存器器件84和输出驱动器42。相比于锁存器器件45，锁存器器件84具有针对使用NMOS复位晶体管76和PMOS复位晶体管77来执行的异步复位的扩展。
触发器200还具有针对异步复位信号RN的异步复位输入85。触发器200具有针对测试信号TI的测试信号输入86、以及针对测试控制信号TE和互补测试控制信号/TE的测试控制输入87、88和89。还设置了扫描输入级90和扫描输出级91。触发器200具有测试输出92。
扫描输入级根据测试控制信号TE，向逻辑门6和7提供反相的数据输入信号/D1或测试输入信号TI。测试控制信号TE馈送到产生反相的测试控制信号/TE的反相器93。如图9所示，扫描输入级90具有多个NMOS和PMOS开关晶体管94-99、128和129，它们各自具有彼此相连的可控路径和栅极连接130-137。扫描输入级90用作复用器，以在通过处于逻辑高电平的测试控制信号TE而设置的触发器200的测试模式下，将测试信号图形TI作为内部数据信号/D1耦合到逻辑门6和7。如图3中已介绍的，在测试模式或扫描模式下，本发明的多个触发器200连接在一起，以形成移位寄存器。
本发明触发器200的方案还具有扫描输出级91，扫描输出级91与锁存器器件84中的反相器19的输出22耦合，并根据测试控制信号TE和/TE，通过作为测试输出信号TO的内部逻辑电平QI，切换到测试输出92，或将测试输出92切换到预定逻辑电平。为此，设置有受到测试控制信号和反相测试控制信号TE和/TE控制的传输门138。如果测试控制信号TE处于逻辑高电平(因此互补测试控制信号/TE处于逻辑低电平)，则传输门138通过作为电平TOI的施加到反相器19的输出22的电平，切换到反相器139和反相器140，结果将电平QI提供在测试输出92处，作为测试输出信号。如果测试控制信号TE处于逻辑低电平，则传输门138将反相器输出22与扫描输出级91的反相器139和140去耦，反相或互补测试控制信号/TE馈送到的、具有可控路径和栅极连接142的NMOS开关晶体管141将信号TOI的逻辑电平拉到第二电源电势VSS，即逻辑低电平。因此，在正常操作模式下，即当测试控制信号TE处于低电平，并且反相测试控制信号/TE处于高电平时，测试输出92处于逻辑低电平。当如图3所示，连接成移位寄存器链形式时，测试输出信号TO总是馈送到另一触发器器件，作为测试输入信号TI。由于固定的电势电平，即逻辑低电平，在对应扫描输入级90中不会产生由于逆转输入电容的充电而引起的功率损失。
图10示出了用于本发明触发器的脉冲产生器的一个优选实施例。脉冲触发器143具有时钟输入144、以及针对脉冲信号PULSE和互补脉冲信号/PULSE的输出145和146。在这里所示的示例中，设置有三个反相器147、148和149构成的延迟路径，并被馈送有时钟信号CLK，输出延迟时钟信号CLKD。
如图10所示，时钟信号CLK和延迟时钟信号CLKD馈送到或非门150，或非门150具有相连的两个NMOS晶体管154、155和两个PMOS晶体管153、156。来自与非门的对应输出信号P1与互补脉冲信号/PULSE相对应，并馈送到输出145。反相器151将互补脉冲信号/PULSE反相，以形成馈送到输出146的脉冲信号PULSE。
NMOS晶体管154和155确保在上升时钟边沿时反相器151的输入处的快速开关或从高电平到低电平的转换的快速发生。反相器151的PMOS晶体管类似地确保在时钟信号CLK的上升时钟边沿时从低电平到高电平的快速转换。
图11示出了脉冲产生器的一个方案。除了设置在延迟路径的第二和第三反相器148和149之间的充电电容器152之外，本方案的脉冲产生器100和157实质上具有与脉冲产生器143相同的元件，充电电容器152增加了时钟信号CLK的延迟时间，所述延迟时间由延迟路径造成。由此，增加了脉冲信号PULSE和互补脉冲信号/PULSE的脉冲宽度。从而相比于由脉冲产生器143产生的脉冲，加长了本发明触发器的透明阶段。这可以发生在建立时间被如图3中使用参考符号109-117表示的特别慢的逻辑电路扰乱的时候。
图12示出了脉冲产生器158，相比于图11的脉冲产生器157，脉冲产生器158具有以可编程方式连接的电容159。为此，设置有传输门160，传输门160将附加电容器159与延迟路径的第三反相器149的输入去耦或将它们相连。可以使用馈送到编程输入163的编程信号S2来控制传输门160。还设置了用于产生反相编程信号/S2的反相器161。
附加电容159的可编程设计以及对延迟时间编程的功能，可以通过扩展脉冲宽度来设置触发器操作期间的透明阶段。例如，如果在触发器和其他电路已形成在半导体芯片上之后对引起时钟信号偏移的处理波动进行确定，则这是特别有利的。例如，具体地，可以将脉冲产生器分配给形成在半导体衬底上的多个触发器，从而它们彼此相邻，并接收共用时钟信号。
图13示出了相比于根据现有技术的主/从触发器，本发明触发器的根据建立时间tSETUP的延迟时间tCLK-Q。
在这种情况下，曲线X1和X2与根据图9、针对CMOS技术的典型电源电压的本发明触发器200的仿真结构相对应，并假设触发器的输出处的电容性负载(如图3中用电容器118-126示出)是60fF。
曲线Y1和Y2与根据图1的主/从触发器的仿真相对应。在这种情况下，曲线X1和Y1代表在输入信号电平从逻辑高改变到逻辑低的情况下的延迟时间。曲线X2和Y2与输入信号从逻辑低电平到逻辑高电平的电平改变相对应。图13在一方面示出了本发明触发器在较宽范围的建立时间tSETUP，例如-40到+60ps上具有实质上恒定的延迟时间tCLK-Q。
对于从0到1和从1到0、或者从低到高和从高到低的输入信号电平改变，延迟时间实质上也是相同的。相反，在常规主/从配置中，在不同输入电平改变的情况下，延迟时间从一个到另一个显著变化。
另外，在主/从触发器的情况下，延迟时间tCLK-Q明显更长。由于相同可控开关或相同晶体管驱动触发器内的信号改变，所以在主/从配置中从0到1和从1到0的电平改变情况下具有不同的延迟时间。在这种情况下，无法避免这种晶体管的PMOS与NMOS设计之间的波动。
相反，在本发明触发器中，可以按照特定方式匹配各个推挽式晶体管的PMOS或NMOS设计，以实现快速开关时间或推挽时间。图13清楚显示了本发明触发器对于建立时间更加鲁棒。在这种情况下，负建立时间表示在上升时钟信号边沿之后暂时发生的信号改变或信号边沿。
因此，本发明提供了对于处理波动和时钟偏移特别鲁棒的快速脉冲静态触发器。本发明触发器尤其适合于使用低功耗CMOS技术，特别是CMOS技术的实现。本发明触发器可以容易地适应于要驱动的电容性负载，并优选地适合于标志单元库中的实现。
虽然参考优选典型实施例解释了本发明，但是本发明不限于这些实施例，而可以对其进行多种修改。具体地，可以使PMOS和NMOS晶体管的尺寸和驱动器或开关属性适应于触发器的各个使用条件。所用脉冲产生器可以控制多个触发器，或者可以为各个独立触发器局部保留。除了表示连接的输入和输出，如果触发器需要用于特定应用，还可以从触发器中输出可以向外部送出的其他信号。
参考符号列表C1，C2时钟输入CLK，CLK′，CLK″ 时钟信号CLKI 时钟输入CLKS 时钟信号D 数据信号D′，D2′ 数据信号D11，D22 数据输入/D1 内部数据信号DI数据输入DS数据输入信号I1-I7 反相器LT锁存器LT1，LT2 锁存器MSFF 主/从触发器NA与非门PFF 脉冲触发器PULSE 脉冲信号/PULSE互补脉冲信号Q 输出数据信号/Q互补输出数据信号Q′，Q″ 数据输出信号Q0，Q 数据输出Q11，Q22 数据输出QI内部已存储数据项/QI 反相内部已存储数据项QS数据输出信号/RES 复位信号SP扫描信号路径/SET 置位信号tCLK-D触发器延迟时间TE，/TE 测试控制信号TG传输门TI，TI′ 测试控制信号tLOGIC逻辑电路延迟时间TO测试输出信号TOI 内部测试输出信号
tSETUP建立时间tSKEW时钟偏移1 脉冲静态触发器2 数据输入3 数据输出4，5 脉冲信号输入6，7 逻辑器件8-11 输入12，13输出14锁存器器件15，16推挽式晶体管17，18保持晶体管19反相器20电势节点21输入22输出23-26 控制连接27，29，32，34漏极连接28，30，31，33源极连接35数据输入36时钟输入37数据输出38脉冲产生器39输入驱动器40，41MOS晶体管42输出驱动器43，44MOS晶体管45锁存器器件46-49 MOS晶体管50-53 控制连接54电势节点55-58 MOS晶体管59-62 控制连接63电势节点64MOS晶体管65控制连接66漏极连接67源极连接
68，69 MOS晶体管70 锁存器器件71 异步置位输入73 复位输入72 异步复位输入74 置位输入75 数据输出76 复位晶体管77 置位晶体管78，79 控制连接80，81 MOS晶体管82，83 控制连接84 锁存器器件85 异步复位输入86 测试输入87，88，89 测试控制输入90 扫描输入级91 扫描输出级92 测试输出93 反相器94-99 晶体管100-108脉冲静态触发器109-117逻辑电路118-126电容性负载127延迟元件128，129 晶体管130-137控制连接138传输门139，140 反相器141晶体管142控制连接143脉冲产生器144时钟输入145，146 脉冲信号输入147，148，149 反相器150与非门151反相器152电容器
153-156晶体管157脉冲产生器158脉冲产生器159电容器160传输门161反相器162反相器163控制输入200脉冲静态触发器
权利要求
1.一种脉冲静态触发器(1)，用于存储逻辑信号(/D1)的逻辑状态，所述触发器具有a)第一逻辑器件(6)，对逻辑信号(/D1)与脉冲信号(PULSE)进行逻辑组合，并输出置位信号(/SET)；b)第二逻辑器件(7)，对逻辑输入信号(/D)与互补脉冲信号(/PULSE)进行逻辑组合，并输出复位信号(/RES)；c)锁存器器件(14)，具有用于保持逻辑保持电平的存储装置(17，18，19)，由所述置位信号(/SET)控制的第一推挽式晶体管(15)能够将所述保持电平设置为第一逻辑电平(VDD)，由所述复位信号(/RES)控制的第二推挽式晶体管(16)能够将所述保持电平设置为第二逻辑电平(VSS)，所述保持电平能够作为所述逻辑信号(/D1)的已存储逻辑状态被送出。
2.根据权利要求1所述的触发器(1)，其特征在于第二推挽式晶体管(16)是与第一推挽式晶体管(15)互补的推挽式晶体管。
3.根据权利要求2所述的触发器(1)，其特征在于所述锁存器器件(14)具有反相器，具有输入(21)和输出(22)；各自具有可控路径和控制连接(26，25)的保持晶体管(17)和互补保持晶体管(18)，所述反相器(19)的输入(21)与所述保持晶体管(17，18)的可控路径之间的电势节点(20)相连，所述可控路径串联在第一电源电势连接(VDD)与第二电源电势连接(VSS)之间，所述反相器(19)的输出(22)与所述保持晶体管(17，18)的控制连接(25，26)相连，能够根据第二电源电势连接处(VSS)的复位信号(/RES)，通过所述推挽式晶体管(15)，切换所述反相器(19)的输入(21)，并且能够根据第一电源电势连接处(VDD)的置位信号(/SET)，通过所述互补推挽式晶体管(16)，切换所述反相器(19)的输入(21)，所述逻辑信号(D1)的已存储逻辑状态能够从所述反相器(19)的输入(21)送出。
4.根据权利要求3所述的触发器(1)，其特征在于所述推挽式晶体管(15，16)各自具有可控路径和控制连接(24，23)，所述可控路径串联在第一电源电势连接(VDD)与第二电源电势连接(VSS)之间，所述复位信号(/RES)馈送到所述互补推挽式晶体管(16)的控制连接(23)，所述置位信号(/SET)馈送到所述推挽式晶体管(15)的控制连接(24)，所述反相器(19)的输入(21)与所述推挽式晶体管(15，16)的可控路径之间的另一电势节点(163)相连。
5.根据权利要求3或4所述的触发器(100)，其特征在于设置具有控制路径和控制连接(65)的另一晶体管(64)，所述可控路径连接在所述电势节点(20)与所述保持晶体管(17)的可控路径之间，所述置位信号(/SET)馈送到所述另一晶体管(64)的控制连接(65)。
6.根据权利要求3到5之一所述的触发器(1)，其特征在于设置具有控制可控路径和控制连接的另一互补晶体管，所述可控路径连接在所述互补保持晶体管(18)的可控路径与所述电势节点(20)之间，所述复位信号(/RES)馈送到所述另一互补晶体管的控制连接。
7.根据前述权利要求之一所述的触发器(1)，其特征在于所述第一逻辑器件(6)采用与非门形式。
8.根据权利要求7所述的触发器(1)，其特征在于所述第一逻辑器件(6)具有第一逻辑晶体管(46)、第二逻辑晶体管(47)、第一互补逻辑晶体管(48)和第二互补逻辑晶体管(49)，所述晶体管各自具有可控路径和控制连接(50，51，52，53)，-第一互补逻辑晶体管(48)的可控路径与第一和第二逻辑晶体管(46，47)的可控路径串联在第一电源电势连接(VDD)与第二电源电势连接(VSS)之间，第二互补逻辑晶体管(49)的可控路径连接在第一电源电势连接(VDD)与置位信号节点(54)之间，所述置位信号节点(54)在第一互补逻辑晶体管(48)的可控路径与第一逻辑晶体管的可控路径(46)之间；-所述脉冲信号(PULSE)馈送到第一逻辑晶体管(46)的控制连接(51)和第二互补逻辑晶体管(49)的控制连接(53)；-所述逻辑信号(/D1)馈送到第一互补逻辑晶体管的控制连接(52)和第二逻辑晶体管的控制连接(50)，以及-所述置位信号(/SET)能够从所述置位信号节点(54)送出。
9.根据前述权利要求之一所述的触发器(1)，其特征在于所述第二逻辑器件(7)采用或非门形式。
10.根据权利要求9所述的触发器，其特征在于所述第二逻辑器件(7)具有第一逻辑晶体管(57)、第二逻辑晶体管(58)、第一互补逻辑晶体管(55)和第二互补逻辑晶体管(56)组成，所述晶体管各自具有可控路径和控制连接(59，60，61，62)，-第一和第二互补逻辑晶体管(55，56)的可控路径与第一逻辑晶体管(57)的可控路径串联在第一电源电势连接(VDD)与第二电源电势连接(VSS)之间，第二逻辑晶体管(58)的可控路径连接在复位信号节点(63)与第二电源电势连接(VSS)之间，所述复位信号节点(63)在第二互补逻辑晶体管(56)的可控路径与第一逻辑晶体管(57)的可控路径之间；-所述逻辑信号(/D1)馈送到第一互补逻辑晶体管(55)的控制连接(59)和第一逻辑晶体管(57)的控制连接(61)；-所述互补脉冲信号(/PULSE)馈送到第二互补逻辑晶体管(56)的控制连接(60)和第二逻辑晶体管(58)的控制连接(62)，-所述复位信号(/RES)能够从所述复位信号节点(63)送出。
11.根据前述权利要求之一所述的触发器(100)，其特征在于所述触发器(100)设计成具有异步复位功能。
12.根据权利要求11所述的触发器(100)，其特征在于设置各自具有可控路径和控制连接(78，79)的复位晶体管(76)和互补复位晶体管(77)，所述复位晶体管(76)的可控路径连接在所述保持晶体管(17)的可控路径与第二电源电势连接(VSS)之间，所述互补复位晶体管(77)的可控路径连接在第一电源电势连接(VDD)与所述反相器(19)的输入(21)之间，异步复位信号(RN)馈送到所述复位晶体管(76，77)的控制连接(78，79)。
13.根据前述权利要求之一所述的触发器(200)，其特征在于所述触发器设计成具有异步置位功能。
14.根据权利要求13所述的触发器，其特征在于设置各自具有可控路径和控制连接的置位晶体管(81)和互补置位晶体管(80)，所述置位晶体管(81)的可控路径连接在所述反相器(19)的输入(21)与第二电源电势连接(VSS)之间，所述互补置位晶体管(80)的可控路径连接在第一电源电势连接(VDD)与所述互补保持晶体管(18)的可控路径之间，异步置位信号(/SN)馈送到所述置位晶体管(80，81)的控制连接(82，83)。
15.根据前述权利要求之一所述的触发器(200)，其特征在于设置扫描输入级(90)，所述扫描输入级(90)根据测试控制信号(TE)，将作为逻辑信号(/D1)或逻辑信号(D)的测试信号(TI)切换到第一和第二逻辑电路(6，7)。
16.根据前述权利要求之一所述的触发器(200)，其特征在于设置扫描输出级(91)，所述扫描输出级(91)与所述锁存器器件(84)耦合，并根据测试控制信号(TE)，将从所述逻辑信号(/D1，D)的已存储逻辑状态导出的测试输出信号(TO)切换到测试输出(92)，或将测试输出(92)切换到预定逻辑电平(VSS)。
17.根据权利要求16所述的触发器(200)，其特征在于所述扫描输出级(91)具有至少一个传输门(138)。
18.根据前述权利要求之一所述的触发器(1)，其特征在于设置脉冲产生器(38)，所述脉冲产生器(38)根据时钟信号(CLK)，产生所述脉冲信号(PULSE)和所述互补脉冲信号(/PULSE)。
19.根据权利要求18所述的触发器(1)，其特征在于所述脉冲产生器(38)在所述时钟信号(CLK)的每个上升和/或下降时钟边沿，产生所述脉冲信号(PULSE)和所述互补脉冲信号(/PULSE)。
20.根据权利要求18或19所述的触发器，其特征在于所述脉冲产生器(38)具有至少一个逻辑门(150)，具体的是与非门。
21.根据权利要求18到20之一所述的触发器，其特征在于所述脉冲产生器(38)具有至少一条延迟路径(147，148，149)。
22.根据权利要求21所述的触发器，其特征在于可以对所述延迟路径的延迟时间进行编程。
23.根据前述权利要求之一所述的触发器，其特征在于各个晶体管采用NMOS晶体管的形式，以及各个互补晶体管采用PMOS晶体管的形式。
24.根据前述权利要求之一所述的触发器，其特征在于使用CMOS技术来设计各个晶体管。
全文摘要
一种脉冲静态触发器(1)，用于存储逻辑信号(/D1)的逻辑状态，所述触发器具有第一逻辑器件(6)，对逻辑信号(/D1)与脉冲信号(PULSE)进行逻辑组合，并输出置位信号(/SET)；第二逻辑器件(7)，对逻辑输入信号(/D)与互补脉冲信号(/PULSE)进行逻辑组合，并输出复位信号(/RES)；锁存器器件(14)，具有用于保持逻辑保持电平的存储装置(17，18，19)，由所述置位信号(/SET)控制的第一推挽式晶体管(15)能够将所述保持电平设置为第一逻辑电平(VDD)，由所述复位信号(/RES)控制的第二推挽式晶体管(16)能够将所述保持电平设置为第二逻辑电平(VSS)，所述保持电平能够作为所述逻辑信号(/D1)的已存储逻辑状态被送出。
文档编号H03K3/00GK1992519SQ20061015677
公开日2007年7月4日 申请日期2006年12月27日 优先权日2005年12月30日
发明者西格马尔·克佩, 克里斯汀·帕齐, 卡尔·载普 申请人:印芬龙科技股份有限公司