专利名称：能够检测频率锁定的信息处理系统和方法
技术领域：
本公开在此一般涉及锁相环(PLL)频率合成器，具体涉及在使用PLL合成器的系统中的频率锁定检测。
背景技术：
锁相环(PLL)频率合成器形成诸如微处理器、数字信号处理器(DSP)、通信系统和其他集成电路系统之类的装置的重要部分。锁定检测器通常确定PLL输出时钟信号是否跟踪参考时钟信号。频率合成器通过监视PLL输出时钟信号，将PLL输出时钟信号的频率保持锁定到参考时钟频率的某个倍数。
在实际的集成电路(IC)中，诸如时钟树的分布网络可以将贯穿所述IC的PLL输出时钟信号，分布到需要PLL输出时钟信号正确工作的接收器电路。理想的情况是，PLL输出时钟信号与在频率合成器输出产生的PLL输出时钟信号相比较，应当在频率或相位上无失真地到达在分布网络中的每个接收器电路。但是，PLL输出时钟信号在作为下游时钟信号到达接收器电路之前，可能通过许多潜在的带宽限制块。这些带宽限制块可以包括电平移位器、在时钟网格中的时钟缓冲器、占空因数(duty cycle)校正电路、时钟复用器、脉冲宽度限制器以及其他的带宽限制电路和器件。因此，实际上到达分布网络中的接收器电路的下游时钟信号，可以显示与在所述频率合成器输出产生的原始PLL输出时钟信号在一定程度上不同的频率和相位。如果下游时钟信号的频率从PLL输出时钟信号的频率变化太多，则频率锁定可能丢失，并且依赖于下游时钟信号的接收器电路可能不正确地工作。
已知锁定检测器用于检测何时频率合成器的PLL输出信号显示与参考时钟信号相同的频率。一种类型的锁定检测器使用两个计数器。一个计数器计数参考信号时钟脉冲的数量，另一个计数器计数反馈信号脉冲的数量。除法器电路将PLL输出信号脉冲的数量分割，以产生反馈信号。比较器将反馈信号脉冲的数量与参考时钟信号脉冲的数量相比较。如果反馈信号脉冲的数量等于参考时钟信号脉冲的数量，则锁定检测器以信号通知频率合成器被锁定。虽然这种方法确定了在频率合成器的中间输出的锁定状态的存在，但是有可能在与频率合成器的中间输出距离远的电路中的下游，可能不存在锁定状态。
需要一种用于确定是否下游时钟信号显示相对于合成输出时钟信号的频率的频率锁定的方法和装置。
发明内容
因此，在一个实施例中，公开了一种信息处理系统(IHS)，其包括参考时钟，用于产生参考时钟信号。所述IHS包括处理器和耦合到所述处理器的存储器。所述IHS还包括位于其中的接收器电路。所述IHS还包括频率合成器锁定检测系统，其耦合到所述接收器电路。所述频率合成器锁定检测系统包括参考时钟，其产生参考时钟信号。所述锁定检测系统还包括频率合成器，其包括一输入和一输出，所述输入耦合到所述参考时钟，而在所述输出产生合成器输出信号。所述合成器输出信号在频率上锁定到所述参考时钟信号。所述锁定检测系统还包括分布网络，其耦合到合成器输出和接收器电路，其将合成器输出信号作为下游信号分布到接收器电路。所述锁定检测系统还包括锁定检测器，其耦合到所述参考时钟和所述分布网络，用于确定是否下游信号被锁定到参考时钟信号。
在另一个实施例中，公开了一种用于确定在信息处理系统(IHS)中的两个信号之间的锁定的方法。所述方法包括向位于IHS中的频率合成器提供参考时钟信号。所述频率合成器产生在频率上锁定到参考时钟信号的合成器输出信号。所述方法还包括通过在IHS中的分布网络，将合成器输出信号作为下游信号分布到位于频率合成器下游的接收器电路。所述方法还包括通过在IHS中的锁定检测器，确定是否下游信号被锁定到参考时钟信号。
附图仅仅图解了本发明的示范性实施例，因此不限制其范围，因为本发明的构思适用于其他等同效果的实施例。
图1示出了使用锁定检测器的频率合成器的方框图。
图2A示出了被公开的具有下游锁定检测能力的频率合成器系统的方框图。
图2B-2G示出了与图2A的系统相关联的波形。
图3A示出了被公开的具有锁定检测器的系统的另一个实施例，所述锁定检测器包括基于硬件的观测脉冲计数器和基于软件的预期脉冲计数预测器以及比较单元。
图3B示出了与图3A的锁定检测器相关联的测试窗口的时序图。
图3C示出了在该测试窗口期间发生的测试窗口和NCLK脉冲的时序图。
图3D描述了在图3A的锁定检测器中的处理流程的流程图。
图4示出了包括锁定检测器的系统的另一个实施例，所述锁定检测器具有观测脉冲计数器和预期脉冲计数单元。
图5示出了被公开的系统的另一个实施例，所述系统包括单个计数器，其具有用于确定锁定条件的向上计数和向下计数能力。
图6示出了用于描述与图5的系统相关联的波形的时序图。
图7示出了用于描述在图5的系统中的处理流程的流程图。
图8示出了图5的系统的一个替代实施例。
图9示出了包括被公开的频率合成器系统的信息处理系统。
具体实施例方式
图1示出了PLL频率合成器100，其使用锁定检测器105来保证反馈信号FB_CLK显示与参考时钟信号REF_CLK相同的频率。合成器100从压控振荡器(VCO)信号的向下分频的(divided down)版本得到反馈信号FB_CLK。频率合成器100产生合成器100在频率上锁定或同步到参考时钟信号REF_CLK的输出信号PLL_CLK。更详细地说，频率合成器100包括相位频率检测器(PFD)110，其具有参考输入110A和信号输入110B。PFD 110还包括上输出110C和下输出110D。上输出110C和下输出110D耦合到如图所示的电荷泵115的相应的输入。电荷泵115的输出经由其间的环路滤波器125耦合到压控振荡器(VCO)120。除法器130耦合到VCO 120的输出以将所述VCO输出信号除以因子M，由此以期望的输出频率产生频率合成器输出信号PLL_CLK。除法器135耦合到VCO 120的输出以将VCO输出信号除以因子N，以向PFD 110的信号输入110B提供被向下分频的反馈信号FB_CLK。
在频率合成器100中，PLL_CLK输出信号(即合成输出信号)的频率等于参考时钟信号REF_CLK的频率乘以比率N/M。如果被向下分频的反馈信号FB_CLK显示频率低于REF_CLK参考时钟信号的频率，则PFD 110检测到此低频条件。作为响应，PFD 110提高在上输出110C的上信号的电压，以使得电荷泵115向环路滤波器125中泵浦(pump)更多的电荷。这种行为驱使由VCO 120产生的频率更高。但是，如果向下分频的反馈信号FB_CLK显示频率大于REF_CLK参考时钟信号的频率，则PFD 110检测到此高频条件。作为响应，PFD 110提高在下输出110D的下信号的电压，以使得电荷泵115向环路滤波器125中泵浦更少的电荷。这种行为驱使由VCO 120产生的频率更低。锁定检测器105监视参考时钟信号REF_CLK和反馈时钟信号FB_CLK的频率。当参考时钟信号REF_CLK显示与反馈时钟信号FB_CLK基本上相同的频率时，锁定检测器将PLL_LOCK信号从低向高提高。高PLL_LOCK信号指示PLL_CLK输出信号显示相对于参考时钟信号REF_CLK的频率锁定。相比之下，低PLL_LOCK信号指示PLL_CLK输出信号不显示相对于参考时钟信号REF_CLK的频率锁定。
图2A示出了被公开的具有下游锁定检测能力的频率合成器系统200的方框图。在一个实施例中，频率合成器系统200采用集成电路(IC)201的形式。系统200包括PLL频率合成器205，其合成PLL_CLK信号并向分布网络或时钟网格210提供PLL_CLK信号。在一个实施例中，系统200可以使用图1的频率合成器100作为图2A的频率合成器205。频率合成器205产生输出信号，即PLL_CLK信号，它显示与参考时钟信号REF_CLK基本上同步的频率。PLL频率合成器205耦合到参考时钟215，以从其接收参考时钟信号REF_CLK。下面的等式1确定了PLL_CLK输出信号的实际频率。
等式1PLL_CLK的频率＝REF_CLK的频率*(N/M)其中，参照图1定义上面的N和M。系统200向PLL频率合成器205提供控制信号PLL_CONTROL，以指令合成器205，相对于合成器200所需要的特定的M和N因子，以期望的操作频率产生PLL_CLK输出信号。设计者或用户可以改变M和N因子以获得PLL_CLK信号的期望操作频率。
时钟网格、时钟树或其他分布网络210耦合到频率合成器205的PLL_CLK输出，以向在IC 201中的其他电路和器件分布PLL_CLK信号。这些电路和器件包括缓冲器220和接收器电路225和230。虽然图2A示出了代表性的缓冲器220和接收器电路225和230，在实际的实践中，系统200可以包括比图解更多的缓冲器220和接收器电路225和230。缓冲器220和接收器电路225和230出于信号流目的，由于它们的位置在PLL_CLK输出的下游而被称为下游电路和器件。在一个实施例中，分布网络210可以耦合到接收器电路230，如微处理器、数字信号处理器、通信器件、信息处理系统或处于PLL_CLK输出的下游的其他接收器电路。信息处理系统(IHS)通常包括经由总线而耦合到系统存储器的处理器。输入和输出设备耦合到总线，以提供用于IHS的信息的输入和输出。代表性的信息处理系统包括桌面、膝上型、笔记本、服务器、大型主机和微型计算机系统。
接收器电路还可以经由本地时钟缓冲器240耦合到分布网络210以接收NCLK信号，或者直接地耦合到分布网络210以接收NCLK信号。标号NCLK表示在通过分布网络210的至少一部分后的PLL_CLK信号。因此，NCLK信号在频率合成器205输出PLL_CLK的下游。通常，NCLK信号指通过一个或多个缓冲器220或接收器电路225后的PLL_CLK信号。换句话说，NCLK信号是在PLL_CLK信号通过可能产生延迟的网络——诸如网络210——的至少一部分后的PLL_CLK信号的下游版本。在一些情况下，PLL_CLK信号当它通过分布网络210时可能遭遇延迟、扭曲(skew)和其他失真。理想的情况下，NCLK信号即使在通过分布网络210后也应当显示与PLL_CLK信号相同的频率。换句话说，下游NCLK信号应当在频率上被锁定到PLL_CLK信号，所述PLL_CLK信号本身被锁定到参考时钟信号REF_CLK。
频率合成器系统200将锁定检测器235定位在PLL频率合成器205的下游。在其中为讨论目的而使M/N＝1以简化系统100的一个实施例中，通过定义，PLL_CLK信号的频率＝REF_CLK信号的频率。在这种情况下，理想的情况是，下游NCLK信号的频率等于PLL_CLK信号的频率，并且下游NCLK信号的频率锁定到PLL_CLK信号的频率和REF_CLK信号的频率。在此实施例中，锁定检测器电路235监视下游NCLK信号，以确定是否下游NCLK信号显示与REF_CLK信号相同的频率。如果锁定检测器235确定下游NCLK信号显示与REF_CLK信号相同的频率，则锁定检测器235将PLL_LOCK信号提高以指示频率锁定。但是，如果锁定检测器235确定下游NCLK信号不显示与REF_CLK信号相同的频率，则锁定检测器235将PLL_LOCK信号设置为低，以指示NCLK信号不显示频率锁定。
或者，在其中M/N≠1的一个实施例中，锁定检测器电路235确定是否下游NCLK信号显示如由上述的等式1给出的REF_CLK信号的倍数或比率。换句话说，锁定检测器电路235确定是否下游NCLK信号与REF_CLK信号同步。在一个实施例中，锁定检测器235可以确定NCLK信号的频率乘以比率N/M是否等于与PLL_CLK信号的频率相同的频率。在一个实施例中，系统200包括本地时钟缓冲器240，其耦合到分布网络210，以在NCLK信号通过其他电路(未示出)之前缓冲NCLK信号。
图2B示出了REF_CLK信号的时间与幅度的关系的图。图2C示出了显示与REF_CLK信号相同频率的PLL_CLK信号的时间与幅度的关系的图。在此情况下，PLL_CLK信号锁定到REF_CLK信号的频率。图2D示出了GOOD_NCLK信号的时间与幅度的关系图，所述GOOD_NCLK信号即良好的NCLK信号(因为它显示与REF_CLK信号相同的频率)。换句话说，GOOD_NCLK信号显示相对于REF_CLK信号的频率锁定或同步。图2E示出了BAD_NCLK信号的时间与幅度的关系图，所述BAD_NCLK信号即差的NCLK信号(因为它不显示与REF_CLK信号相同的频率)。换句话说，BAD_NCLK信号不显示相对于REF_CLK信号的频率锁定或同步。图2F示出了PLL_LOCK信号的时间与幅度的关系图，所述PLL_LOCK信号显示低状态，以指示NCLK信号与REF_CLK信号的同步或锁定的存在。时间T1表示当锁定检测器235开始确定是否PLL_CLK信号与REF_CLK信号同步时的时间。图2G示出了PLL_LOCK信号的时间与幅度的关系图，所述PLL_LOCK信号显示高状态，以指示NCLK信号与REF_CLK信号同步。如果是这种情况，则存在锁定的条件或状态。
图3A示出了图2A的系统200可以用来作为锁定检测器235的锁定检测器300。锁定检测器300使用计数器以及相关联的电路和软件，确定是否在NCLK信号和REF_CLK信号之间存在锁定的条件。在一个实施例中，锁定检测器300使用单个计数器。具体地说，锁定检测器300包括观测脉冲计数器305，它计数在显示预定持续时间的测试窗口期间NCLK信号的上升沿的数量。NCLK_COUNT_OBS表示在所述测试窗口期间实际计数或观测的NCLK的上升沿的数量。锁定检测器300然后比较NCLK_COUNT_OBS与NCLK_COUNT_EXP，预期的脉冲计数预测器和比较单元350在此特定时间窗口预期的上升沿的数量。如果NCLK_COUNT_OBS等于NCLK_COUNT_EXP，则在NCLK信号和REF_CLK信号之间存在锁定条件。如果NCLK_COUNT_OBS不等于NCLK_COUNT_EXP，则在NCLK信号和REF_CLK信号之间不存在锁定条件。
更详细地说，观测脉冲计数器305包括与门315，其作为窗口产生器，提供如上所述的测试窗口。锁定检测器300向与门315的一个输入提供NCLK信号。锁定检测器300向与门315的另一个输入提供使能信号EN。每当EN输入变高时，与门315将NCLK脉冲传送到与门315的输出。因此，所述EN使能信号的持续时间确定了测试窗口的持续时间。图3B和3C一起图解了与门315提供测试窗口320的操作。在图3B中，所述使能信号EN，在时间TA变高，而在时间TB变低，以形成窗口320。因此，如图3C中所示，所述窗口包含了在从时间TA到时间TB的窗口期间发生的所有NCLK脉冲325。
与门315的输出耦合到锁存器330的时钟输入。锁存器330还包括输入D和SI以及输出Q和SO。因此，由与门315形成的窗口产生器向锁存器330提供在测试窗口320期间产生的每个EN脉冲325。递增器(incrementer)335耦合到锁存器330的D输入和Q输出，如图3A中所示。为了开始计数在测试窗口320期间观测到的NCLK脉冲325，预期脉冲计数预测器和比较单元350向锁存器330的SI输入提供初始化信号COUNTER_INIT。这将在锁存器330中的计数值初始化为0，并且将在递增器335中的初始值初始化为0。当EN信号变高时，在窗口320期间的第一NCLK脉冲325从与门315流向锁存器330的时钟输入。作为响应，锁存器330的Q输出变高。递增器335将其中的值递增1，并且向锁存器330的D输入提供当前递增的值以存储计数值。以这种方式，观测脉冲计数器305计数测试窗口320的第一NCLK脉冲。与门315然后向锁存器330提供测试窗口320的第二NCLK脉冲325。作为响应，递增器335将其值递增1，并且向存储更新的计数值的锁存器330提供所述递增值。这个过程继续，直到观测脉冲计数器305计数在测试窗口320期间发生的所有NCLK脉冲。当测试窗口320的EN信号变低时，NCLK脉冲325的计数停止。这种情况的发生是因为一旦EN信号返回0以定义测试窗口的末端在时间TB，则没有更多的NCLK脉冲325通过窗口产生器与门315。因此，一起运行的窗口产生器与门315、锁存器330和递增器335形成观测脉冲计数器305，它计数在测试窗口320期间发生的NCLK脉冲325的数量。在如上所述的实施例中，锁定检测器300用硬件实现观测脉冲计数器305。
锁定检测器300将锁存器330(即存储在测试窗口320期间观测的NCLK脉冲325的实际数量的锁存器)的SO输出耦合到预期脉冲计数预测器和比较单元350。以这种方式，预期脉冲计数预测器和比较单元350对于窗口320接收观测脉冲计数NCLK_COUNT_OBS。预期脉冲计数预测器和比较单元350现在比较窗口320的观测脉冲计数NCLK_COUNT_OBS、与对于具有与测试窗口320相同的持续时间的假设窗口的预期脉冲计数NCLK_COUNT_EXP。如果观测脉冲计数等于预期脉冲计数，则锁定检测器300将PLL_LOCK信号切换(toggle)到高以指示频率锁定。但是，如果观测脉冲计数不等于预期脉冲计数，则锁定检测器300将PLL_LOCK信号切换到低以指示无频率锁定。
锁定检测器300在一个实施例中以应用软件实现预期脉冲计数预测器和比较单元350。在这样的实施例中，预期脉冲计数预测器和比较单元350包括测试脚本355，锁定检测器300向测试脚本355提供下面的值M——被应用到VCO 120的输出信号以产生合成的PLL_CLK信号的除法器值；N——被应用到VCO 120的输出信号以产生反馈信号FB_CLK的除法器值。或者，信号FB_DIV_SETTING提供值N；REF_CLK_FREQ——参考时钟信号REF_CLK的频率；以及EN_PULSE_TIME——用于限定测试窗口320的持续时间的信号。测试脚本355表示软件代码，它确定频率合成器205的预期NCLK计数NCLK_COUNT_EXP，所述频率合成器205向具有零延迟或其他失真的假设的分布网络或时钟网格210提供PLL_CLK信号。在这样的理想情形，NCLK＝PLC_CLK。给定变量M、N、REF_CLK_FREQ和EN_PULSE_TIME(测试窗口持续时间)，则测试脚本355使用上述的等式1来确定对应的预期NCLK计数NCLK_COUNT_EXP。测试脚本355向如图3A中所示的比较操作360提供预期NCLK_COUNT_EXP值。
图3D示出了描述代表性测试脚本355或应用软件的流程图，所述代表性测试脚本355或应用软件在给定M、N、REF_CLK_FREQ和EN_PULSE_TIME(测试窗口持续时间)的情况下确定预期NCLK计数、NCLK_COUNT_EXP。按照块370，测试脚本355向计数锁存器330提供初始化值COUNTER_INIT，以在锁存器330开始在测试窗口320期间计数NCLK脉冲之前，将在锁存器330中的计数值设置为0。测试脚本355以下述方式运行，以确定应当在测试窗口320中发生的NCLK脉冲的数量。锁定检测器300分别按照块371和372向测试脚本355提供M和N值。M和N的值确定特定频率，频率合成器305以特定频率来产生合成的PLL_CLK输出信号。设计者或用户可以改变或选择M和N的值，以确定合成器的期望输出频率。锁定检测器300还按照块374向测试脚本355提供参考时钟频率REF_CLK_FREQ。锁定检测器300还按照块376向测试脚本355提供测试窗口的持续时间，即EN_PULSE_TIME。使用所述M、N、REF_CLK_FREQ和EN_PULSE_TIME信息，测试脚本355按照块378，根据下面的等式2确定在NCLK_COUNT_EXP中的脉冲的预期数量。
等式2NCLK_COUNT_EXP＝REF_CLK_FREQ*(N/M)*EN_PULSE_TIME在一个实施例中，测试脚本355使用等式2实时地确定NCLK_COUNT_EXP。在另一个实施例中，测试脚本355使用变量REF_CLK_FREQ、N、M、EN_PULSE_TIME和它们对应的预期脉冲计数NCLK_COUNT_EXP值的查找表(未示出)。锁定检测器300可以在任何方便时间确定NCLK_COUNT_EXP值。当锁定检测器300使用更长的测试窗口时，观测脉冲计数器305计数更多的NCLK脉冲，由此在NCLK_COUNT_OBS计数中获得更大分辨率。对应地，当锁定检测器300使用更长的测试窗口时，在时钟窗口中的预期脉冲的数量NCLK_COUNT_EXP同样地增加。
在图3D的流程图中，测试脚本355按照块382，向比较块380发送对于窗口EN_PULSE_TIME的预期NCLK脉冲计数NCLK_COUNT_EXP。观测脉冲计数器305还按照块384，向比较块380发送对于窗口EN_PULSE_TIME的观测脉冲计数NCLK_COUNT_OBS。比较块380执行测试，以确定所述观测NCLK脉冲计数NCLK_COUNT_OBS是否等于对于持续时间窗口EN_PULSE_TIME的预期NCLK脉冲计数NCLK_COUNT_EXP。如果比较块380确定NCLK_COUNT_OBS＝NCLK_COUNT_EXP，则按照块386，下游PLL输出信号、即NCLK信号相对于REF_CLK参考时钟信号显示同步。在这种情况下，锁定检测器300将PLL_LOCK信号提高到逻辑高以指示锁定。处理流程继续返回，以便如果期望的话，初始化计数锁存器块370以用于另外的锁定测试。但是，如果比较块380确定NCLK_COUNT_OBS≠NCLK_COUNT_EXP，则下游PLL输出信号、即NCLK信号，按照块388当前不显示相对于REF_CLK参考时钟信号同步。在这种情况下，锁定检测器300将PLL_LOCK信号降低到逻辑低以指示锁定失败。处理流程继续返回，以在期望的情况下初始化计数锁存器块370，以用于另外的锁定测试。
虽然在如上所述的实施例中，锁定检测器300计数NCLK脉冲信号的上升沿的数量，但是在另一个实施例中，锁定检测器可以计数NCLK脉冲信号的下降沿或后沿的数量。这将获得相同的结果，即NCLK_COUNT_OBS，它是由观测脉冲计数器305观测的NCLK脉冲的数量。在一个实施例中，测试窗口320显示大约20ns的持续时间，尽管根据具体应用，更长或更短的持续时间也有效。更长的测试窗口320提供了增大的分辨率，而更短的测试窗口320提供了更小的分辨率。另一个实施例可以将下游NCLK信号的观测脉冲的数量与NCLK信号的预期脉冲NCLK_COUNT_EXP的数量相比较。在这种操作情况下，NCLK信号的预期脉冲的数量等于同一持续时间窗口的PLL_CLK信号的脉冲的数量。在一个实施例中，一旦锁定检测器300确定存在锁定状态或非锁定状态，则其他系统可以重新使用由递增器335和锁存器330形成的计数器。
在图3A-3D示出了对于锁定检测的硬件-软件方法的同时，图4描述了对于锁定检测的硬件方法，即锁定检测器400。锁定检测器400包括以与图3A的观测脉冲计数器305相同的方式配置的观测脉冲计数器405。当比较图4的观测脉冲计数器405和图3A的观测脉冲计数器305时，相同的标号表示相同的部件。对于定义预定持续时间(其间锁存器330计数NCLK脉冲)的测试窗口的特定使能信号EN，在该测试窗口期间观测的NCLK脉冲的总数，作为NCLK_COUNT_OBS值出现在锁存器330的Q输出。锁存器330的Q输出耦合到两个输入比较器410的一个输入。以这种方式，观测脉冲计数器405向比较器410提供NCLK_COUNT_OBS值。
锁定检测器400还包括预期脉冲计数单元415，它向比较器410的剩余输入提供对应于测试窗口的预定持续时间的预期NCLK脉冲计数，即NCLK_COUNT_EXP。设计者了解REF_CLK信号的频率、所述M和N值以及测试窗口的选择持续时间，因为设计者控制或可以选择这些值。使用等式2，设计者可以为显示所选择的持续时间的测试窗口确定预期的NCLK脉冲的数量NCLK_COUNT_EXP。以这种方式，REF_CLK、M、N和测试窗口持续时间的选择值预定义了预期的脉冲的数量NCLK_COUNT_EXP。锁定检测器400向锁存器415提供这个预期值NCLK_COUNT_EXP。更具体地说，锁定检测器400按SCAN_CLK信号的指令，在锁存器415的时钟输入处，将这个NCLK_COUNT_EXP值扫描到锁存器415中。锁定检测器400在由观测脉冲计数器405进行的计数操作期间，将SCAN_CLK信号禁止选通(gate off)，以便锁存器415保持NCLK_COUNT_EXP值。锁存器415的Q输出耦合到比较器140的剩余输入，以便比较器410接收对应于NCLK脉冲的预期数量的值，即NCLK_COUNT_EXP值。
锁定检测器400的比较器410确定是否观测脉冲的数量NCLK_COUNT_OBS等于脉冲的预期数量NCLK_COUNT_EXP。如果比较器410发现NCLK_COUNT_OBS＝NCLK_COUNT_EXP，则比较器410将在其输出的PLL_LOCK信号提高到逻辑高，以指示NCLK信号锁定到REF_CLK信号。但是，如果比较器410发现NCLK_COUNT_OBS≠NCLK_COUNT_EXP，则比较器410将在其输出的PLL_LOCK信号降低到逻辑低，以指示不存在NCLK信号锁定到REF_CLK信号。
在图4中所示的锁定检测器400的实施例中，锁定检测器400将预期NCLK计数(即NCLK_COUNT_EXP值)扫描到预期脉冲计数单元415的锁存器415中。在另一个实施例中，预期脉冲计数单元415可以计数在持续时间上等于观测脉冲计数器405使用的测试窗口的测试窗口期间发生的实际REF_CLK脉冲。计数单元415然后将在所述测试窗口期间计数的REF_CLK脉冲的数量乘以比率N/M乘所述测试窗口持续时间，以确定预期在所述测试窗口期间发生的NCLK脉冲的数量。预期脉冲计数单元415然后向如图所示的比较器410的输入提供这个预期的NCLK脉冲计数NCLK_COUNT_EXP。
图5示出了图2A的系统200可以用作锁定检测器235的锁定检测器500。锁定检测器500首先以向上计数模式运行，以向上计数在REF_CLK窗口期间发生的REF_CLK脉冲的数量。然后，锁定检测器500转换到向下计数模式，以计数在显示与REF_CLK窗口相同的持续时间的NCLK窗口期间发生的实际NCLK脉冲的数量。当NCLK信号显示相对于REF_CLK信号的锁定时，NCLK脉冲的数量等于N乘所计数的REF_CLK脉冲的数量。这种情况的发生是因为图1的除法器135即除法器值N的行为。在其中N＝4的一个实施例中，对于每个REF_CLK脉冲，如果除法器M值等于1，将存在4个PLL_CLK和4个NCLK脉冲。在图5中描述的锁定检测器500的实施例中，检测器500对于在REF_CLK窗口期间实际计数的每个REF_CLK脉冲，向计数寄存器505加上N，即4个计数。因此，如果NCLK显示相对于REF_CLK频率锁定，则当REF_CLK窗口结束时在计数寄存器505中存在的脉冲向上计数总值，应当等于在同一持续时间的窗口期间计数的NCLK脉冲的数量。在向下计数模式中，对于显示与REF_CLK窗口相同的持续时间的NCLK窗口期间计数的每个NCLK脉冲，锁定检测器500从在计数寄存器505中的脉冲向上计数总值向下计数1个计数。如果存在其中NCLK显示相对于REF_CLK的频率锁定的锁定条件，则在NCLK窗口期间的向下计数的末尾，在计数寄存器505中存储的值递减到最后的0值。因此，在向上计数模式和向下计数模式完成后在计数寄存器505中的0值，指示NCLK显示相对于REF_CLK的频率锁定。
如在图5的示意图中所示，锁定检测器500包括模式控制逻辑510，它包括控制输入，锁定检测器500向所述控制输入施加CONTROL(控制)信号。模式控制逻辑510包括CLK_EN和MODE_SEL输出，它们分别提供CLK_EN和MODE_SEL信号。响应于所述CONTROL信号，模式控制逻辑510产生CLK_EN时钟使能信号，它与所述MODE_SEL模式选择信号一起，控制在向上计数模式期间的REF_CLK窗口的持续时间和定时，以及在向下计数模式期间NCLK窗口的持续时间和定时。模式控制逻辑510的CLK_EN和MODE_SEL输出耦合到复用器(multiplexer)515的相应控制输入。复用器515包括REF_CLK和NCLK输入，锁定检测器500分别向它们提供REF_CLK和NCLK信号。以这种方式，复用器515可以根据模式选择信号MODE_SEL的状态，向复用器515的输出发送REF_CLK信号或NCLK信号。CLK_COUNTER指定复用器515的输出信号，所述输出信号如上所述可以由REF_CLK脉冲或NCLK脉冲组成。复用器515的输出耦合到存储锁存器或计数寄存器515的时钟输入。
模式控制逻辑510的MODE_SEL输出还耦合到复用器520的控制输入。复用器520包括+N输入，存储锁存器525向其提供N值，即在合成器100中看到的反馈除法器135的值。当锁定检测器500初始化时，检测器500将值N＝FB_DIV_SET扫描到锁存器525的Si输入中。这向锁定检测器500指令，关于对于在向上计数模式期间计数的每个REF_CLK脉冲，向计数寄存器505应用多少个计数。在这个具体示例中，N＝4，因此锁定检测器500对于在向上计数模式期间计数的每个REF_CLK脉冲计数4个计数。
锁存器525的Q输出耦合到两输入复用器520的一个输入，以向其提供+N值或设置。锁定检测器500向复用器520的剩余输入提供“-1”值。在模式控制逻辑510的引导下，MODE_SEL模式选择信号可以为复用器520选择+N值或-1值，以通过到其输出。更具体地说，在模式控制逻辑510的引导下，CLK_EN信号在图6的600处变高，以指令复用器515开始将信号传送到复用器515的输出。然后，为了在时间T1开始向上计数模式和对应的REF_CLK窗口，MODE_SEL信号在605变高。当MODE_SEL信号变高时，复用器515向寄存器505的时钟输入发送REF_CLK脉冲，作为CLK_COUNTER信号。而且，当MODE_SEL信号变高时，复用器520向加法器530的输入提供+N值(在此具体示例中为4)。如在图6的CLK_COUNTER时序图中所示，对于在向上计数模式中被提供到寄存器505的每个CLK_COUNTER脉冲610，加法器530向在寄存器505中存储的计数值加上N计数615。(检测器500以0计数来初始化寄存器505。)。因此，在其中N＝4的此具体示例中，寄存器505对于每个脉冲610计数4个脉冲615，如在图6的CLK_COUNTER时序图中所示。在其中N＝10的另一个示例中，寄存器505对于每个脉冲610计数10个脉冲615。以如上所述的方式继续，对于REF_CLK窗口的持续时间，寄存器505对于从复用器515接收的每个CLK_COUNTER脉冲，继续计数4个脉冲。因此，在寄存器505中存储的脉冲计数(COUNTER_VALUE)，从在REF_CLK窗口的开始(即在时间T1)的初始值0，爬升到在REF_CLK窗口末尾(即在时间T2)的脉冲向上计数总数COUNTER_VALUE。在图6的时序图中看到的COUNTER_VALUE(脉冲计数)因此爬升到峰值，即在时间T2的向上计数模式的末尾处的脉冲向上计数总数。
模式控制逻辑510使得MODE_SEL模式选择信号在620变低，以在时间T2结束REF_CLK窗口。当REF_CLK窗口结束时，向上计数模式结束，因此在寄存器505中留下脉冲向上计数总数。在REF_CLK窗口的末尾，NCLK窗口也在时间T2开始，如在图6的MODE_SEL信号时序图中所看到的那样。MODE_SEL信号的下跳变使得复用器515开始将NCLK脉冲传送到其输出，作为CLK_COUNTER信号。MODE_SEL信号的下跳变还使得复用器520开始向加法器530传送所述-1值。以这种方式，对于NCLK窗口的持续时间，检测器500运行在向下计数模式中，其中，检测器500对于在NCLK窗口期间实际计数的每个NCLK脉冲，将在寄存器505中预先存储的脉冲向上计数总数递减1。如果NCLK信号显示相对于REF_CLK信号的锁定，则在寄存器505中存储的最后的脉冲计数值A，在NCLK窗口的末尾的时间T3处等于0。模式控制逻辑510在625，将CLK_EN信号变低，以在时间T3结束NCLK窗口和向下计数模式。
如果NCLK信号显示与REF_CLK信号的精确频率锁定，则在寄存器505中存储的最后脉冲计数值等于0。在实际的应用中，对于NCLK信号与REF_CLK信号锁定来说，只要锁定检测器500使用一致的偏移(offset)，1、2或其他较低数的脉冲的最后脉冲计数值就可以产生可接受的结果。为了处理这种情况，锁定检测器500的一个实施例包括锁存器535，它在锁定检测器500初始化时接收OFFSET_MASK。所述OFFSET_MASK等于所述最后脉冲计数值在仍然产生可接受的结果的同时可以从0变化的脉冲的数量。例如，OFFSET_MASK的可能值根据具体应用，可以是1、2或更高的数。“A”指定寄存器505的Q输出，以便“A”对应于在寄存器505中的最后脉冲计数总数，即0、1、2、-1、-2或其他相对低的值(对于该相对低的值，基本上锁定存在)。“B”指定锁存器535的Q输出，以便“B”对应于OFFSET_MASK的值，即在NCLK脉冲中测量的可接受的误差。锁定检测器500将A和B输出都耦合到比较器540。如果A小于或等于B，则所述误差是可接收的，并且存在锁定。换句话说，所述NCLK信号基本上被锁定到REF_CLK信号。在这种情况下，在图6的时序图中看到的NCLK_LOCK信号在时间T3后变高，以表示基本上的或近似的锁定。但是，如果A不小于或等于B，则不存在锁定，并且如果较早地存在锁定条件，则NCLK_LOCK保持低或变低。如果期望0误差，则设计者或用户将OFFSET_MASK设置为0。
在如上所述的锁定检测器500中，在REF_CLK窗口的末尾，在寄存器505中的脉冲计数总数等于在相等持续时间的NCLK窗口期间预期发生的NCLK脉冲的数量。锁定检测器500向下计数在NCLK窗口期间由检测器500实际上遇到的NCLK脉冲的数量。在一个实施例中，如果在计数寄存器505中的最后脉冲计数值在向下计数后是0，则NCLK信号显示相对于REF_CLK信号的频率锁定。
图7示出了用于描述由锁定检测器500实施的处理流程的流程图，以确定是否NCLK信号显示相对于REF_CLK信号的频率锁定。锁定检测器500按照块700，扫描输入+N值，即FB_DIV_SET反馈除法器的设置。锁定检测器500按照块705，进入模式1，即REF_CLK向上计数模式，以确定预期的NCLK值。更具体地说，MODE_SEL模式选择信号按照块710，选择REF_CLK和+N信号，并且REF_CLK窗口按照块715打开，以开始向上计数在模式1期间的REF_CLK信号脉冲。在一个实施例中，对于在REF_CLK窗口期间的REF_CLK信号的每个前时钟沿，检测器500按照块720，向计数寄存器505加上+N的计数。在另一个实施例中，锁定检测器500可以计数REF_CLK信号的下降沿，这与计数那些脉冲的前沿相反。REF_CLK窗口按照块725关闭。当REF_CLK窗口关闭时在寄存器505中当前存储的计数值，按照块730，等于预期NCLK值。在REF_CLK窗口关闭的情况下，向上计数模式停止。
锁定检测器500然后按照块735，进入模式2，即实际NCLK向下计数模式。NCLK窗口按照块740打开，以开始向下计数在寄存器505中存储的脉冲计数值。对于锁定检测器500遇到的每个实际NCLK脉冲，检测器500按照块745，将在计数寄存器505中存储的计数值递减1。NCLK窗口按照块750关闭以结束向下计数。如果NCLK信号显示相对于REF_CLK信号锁定，则在寄存器505中存储的最后脉冲计数值在NCLK窗口的末尾等于0。
锁定检测器500然后按照块755，进入模式3，即偏移模式。锁定检测器500按照块760，扫描输入偏移掩码(mask)，即以脉冲测量的频率误差的可接受数量。锁定检测器在确定块765进行测试，以确定是否最后脉冲计数值(即在寄存器505中的剩余NCLK值)等于或小于偏移值。如果在寄存器505中的剩余NCLK值等于或小于所述偏移值，则检测器500按照块770，将NCLK_LOCK信号变高，以指示频率锁定。但是，如果在寄存器505中的剩余NCLK值不等于或小于所述偏移值，则NCLK_LOCK信号按照块775，保持在逻辑低，以指示没有频率锁定。在锁定检测器500在块770确定有锁定或在块775确定没有锁定后，处理流程在块705继续返回而进入模式1，并且测试频率锁定的处理再次开始。
在如上所述的实施例中，每个REF_CLK脉冲在检测器加到在寄存器505中存储的当前计数值之前，接收计数值N，例如4。换句话说，检测器500有效地将每个REF_CLK脉冲乘以整数N。在一个等效的实施例中，不是将在向上计数中的每个REF_CLK乘以N，检测器500计数REF_CLK脉冲，并且在寄存器505中存储在所述向上计数期间所计数的脉冲的数量。在这样的实施例中，检测器500将在向下计数中的每N个NCLK脉冲替换为单个计数。换句话说，代替对于在向下计数期间遇到的每个NCLK脉冲，将在寄存器505中的计数值递减1，在NCLK窗口的向下计数模式中，锁定检测器对于由锁定检测器500遇到的每N＝4个NCLK脉冲，将在寄存器505中的计数值递减1个计数。
图8示出了这样的锁定检测器800，其中，在REF_CLK窗口的向上计数模式期间，锁定检测器计数REF_CLK脉冲，并且在寄存器505中存储所计数的REF_CLK脉冲的数量。然后，在随后的向下计数模式中，锁定检测器在持续时间上等于REF_CLK窗口的NCLK窗口中，对于由锁定检测器500遇到的每N个NCLK脉冲，将在寄存器505中的计数值递减1。图8的锁定检测器800类似于图5的锁定检测器500，相同标号指示相同元件。如果在向下计数模式后，在寄存器505中剩余的计数值等于0，则NCLK信号显示相对于REF_CLK信号的锁定状态。
下面说明在图8的锁定检测器800和在图5的锁定检测器500之间的一些差别。如图8中所示，锁定检测器800向复用器520的一个输入提供+1值，并且向复用器520的剩余输入提供-1/N值。因此，复用器520对于在向上计数模式的REF_CLK窗口期间、由锁定检测器800遇到的每个REF_CLK，向加法器530提供+1值。但是，在向下计数模式期间，复用器520对于由锁定检测器800遇到的每个NCLK脉冲，向加法器530提供-1/N值(例如-1/4，其中N＝4)。以这种方式，锁定检测器800有效地将在向下计数模式的NCLK窗口期间发生的NCLK脉冲的总数除以N。因此，对于锁定检测器800在向下计数模式期间遇到的每N个NCLK脉冲，寄存器505向下计数1。
图9示出了包括处理器905的信息处理系统(IHS)900。IHS 900包括频率合成器系统907，它向如下所述的IHS 900的一些部件提供时钟信号。IHS 900还包括总线910，它将处理器905耦合到系统存储器915和视频图形控制器920。显示器925耦合到视频图形控制器920。非易失性存储体930(诸如硬盘驱动器、CD驱动器、DVD驱动器或其他非易失性存储体)耦合到总线910以向IHS 900提供信息的永久存储。操作系统935加载在存储器915中，以操纵IHS 900的操作。输入/输出设备940(如键盘和鼠标指示设备)耦合到总线910。一个或多个扩展总线945(如USB(通用串行总线)、IEEE(电气和电子工程师协会)1394总线、ATA、SATA、PCI、PCIE和其他总线)可以耦合到总线910，以便利外设和设备与IHS 900的连接。网络适配器950耦合到总线910，以使得IHS 900能够通过有线或无线连接到网络和其他信息处理系统。虽然图9示出了使用处理器900的一个IHS，但是所述IHS可以采用多种形式。例如，IHS 900可以采取桌面、服务器、便携、膝上型、笔记本或其他形式的计算机或数据处理系统。IHS 900还可以采用其他的形式，如个人数字助理(PDA)、游戏设备、便携电话设备、通信设备或包括处理器和存储器的其他设备。在这个具体实施例中，频率合成器系统907耦合到视频图形控制器920、输入/输出设备940和输入/输出设备950的一个或多个，以向其提供时钟信号。视频图形控制器920、输入/输出设备940和输入/输出设备950作为这些时钟信号的接收器电路。IHS 900可以使用图2A的频率合成器系统200，作为频率合成器系统907。虽然图2A将分布网络或时钟网格210描述为在频率合成器系统200的内部，但是在IHS 900中，分布网络的一部分可以在频率合成器系统907的外部。频率系统900运行来保证，到达诸如视频图形控制器920和输入/输出设备940、950之类的接收器电路的时钟信号，相对于在频率合成器系统907内部的参考时钟信号REF_CLK，显示频率锁定。在IHS 900中除了如上所述的那些之外的接收器电路，还可以根据具体应用而耦合到频率合成器系统200。例如，其他实施例可以使用处理器950和存储器915，作为接收器电路。
前文公开了一种锁定检测方法和装置，它们在一个实施例保持在下游NCLK脉冲和REF_CLK信号之间的频率锁定。当下游NCLK脉冲相对于REF_CLK信号，显示频率锁定时，下游NCLK脉冲也相对于产生PLL_CLK输出信号的频率合成器的PLL_CLK输出信号，显示频率锁定。
鉴于对本发明的这种描述，本领域内的技术人员将明白本发明的修改和替代实施例。因此，本说明书教导了本领域的技术人员执行本发明的方式，并且意欲被认为仅仅是说明性的。所展示和所描述的本发明的形式构成所提出的实施例。本领域的技术人员可以在各部分的形状、尺寸和布置上进行各种改变。例如，本领域的技术人员可以将在此图解和描述的元件替换为等效的元件。而且，本领域的技术人员在受益于对本发明的描述后，在不脱离本发明的范围的情况下，可以独立于其他特征的使用，而使用本发明的某些特征。
权利要求
1.一种信息处理系统，包括处理器；存储器，其耦合到处理器；接收器电路，其位于所述信息处理系统中；频率合成器锁定检测系统，其耦合到接收器电路，所述频率合成器锁定检测系统包括参考时钟，其产生参考时钟信号；频率合成器，其包括一输入和一输出，所述输入耦合到所述参考时钟，而在所述输出产生合成器输出信号，所述合成器输出信号在频率上锁定到所述参考时钟信号；分布网络，其耦合到所述合成器输出和接收器电路，所述分布网络将合成器输出信号作为下游信号分布到所述接收器电路；以及锁定检测器，其耦合到所述参考时钟和所述分布网络，所述锁定检测器确定是否所述下游信号锁定到所述参考时钟信号。
2.按照权利要求1的信息处理系统，其中，所述接收器电路包括数字信号处理器和通信器件之一。
3.按照权利要求1的信息处理系统，其中，所述锁定检测器包括观测脉冲计数器，其通过计数在显示预定持续时间的测试窗口期间发生的下游信号的脉冲的数量，确定观测下游计数值；预期脉冲计数单元，其提供等于在所述测试窗口期间预期发生的下游信号的脉冲数量的预期下游计数值；以及比较器，其耦合到所述观测脉冲计数器和所述预期脉冲计数单元，所述比较器产生锁定信号，以指示当观测下游计数值近似等于所述预期下游计数值时，所述下游信号锁定到所述参考时钟信号。
4.按照权利要求1的信息处理系统，其中，所述锁定检测器包括观测脉冲计数器，其通过计数在显示预定持续时间的测试窗口期间发生的下游信号的脉冲的数量，确定观测下游计数值；以及预期脉冲计数预测器和比较应用，响应于所述观测脉冲计数器，所述应用确定等于在所述测试窗口期间预期发生的下游信号的脉冲数量的预期下游计数值，所述应用将观测下游计数值与预期下游计数值相比较以产生锁定信号，以指示当观测下游计数值近似等于所述预期下游计数值时，所述下游信号锁定到所述参考时钟信号。
5.按照权利要求1的信息处理系统，其中，所述锁定检测器包括计数器装置，其运行在第一模式中，以对于在显示预定持续时间的第一测试窗口期间由所述计数器装置遇到的每个参考时钟脉冲，将参考时钟计数递增N，以提供总的计数值，所述计数器装置运行在第二模式中，以对于在显示与第一测试窗口相同的预定持续时间的第二测试窗口期间、在下游信号中观测的每个脉冲，将所述总的计数值递减1，因此，在所述计数器装置中留下最后的计数值，所述锁定检测器产生锁定信号，以指示当所述最后计数值近似等于0时，所述下游信号锁定到所述参考时钟信号。
6.按照权利要求1的信息处理系统，其中，所述锁定检测器包括计数器装置，其运行在第一模式中，以对于在显示预定持续时间的第一测试窗口期间由所述计数器装置遇到的每个参考时钟脉冲，将参考时钟计数递增1，以提供总的计数值，所述计数器装置运行在第二模式中，以对于在显示与第一测试窗口相同的预定持续时间的第二测试窗口期间、在下游信号中观测的每N个脉冲，将所述总的计数值递减1，因此，在所述计数器装置中留下最后的计数值，所述锁定检测器产生锁定信号，以指示当所述最后计数值近似等于0时，所述下游信号锁定到所述参考时钟信号。
7.按照权利要求6的信息处理系统，其中，所述计数器装置产生锁定信号，以指示当所述最后计数值小于或等于预定偏移掩模值时，所述下游信号锁定到所述参考时钟信号。
8.按照权利要求1的信息处理系统，其中，所述锁定检测器确定是否所述下游信号在频率上锁定到所述参考时钟信号。
9.按照权利要求3的信息处理系统，其中，所述观测脉冲计数器计数在所述测试窗口期间下游信号的每个脉冲的上升沿。
10.按照权利要求3的信息处理系统，其中，所述观测脉冲计数器计数在所述测试窗口期间下游信号的每个脉冲的下降沿。
11.一种用于确定在信息处理系统中的信号之间的锁定的方法，所述方法包括向位于信息处理系统中的频率合成器提供参考时钟信号，所述频率合成器产生在频率上锁定到参考时钟信号的合成器输出信号；通过在信息处理系统中的分布网络，向位于所述频率合成器下游的接收器电路分布作为下游信号的所述合成器输出信号；并且通过在信息处理系统中的锁定检测器，确定是否所述下游信号锁定到所述参考时钟信号。
12.按照权利要求11的方法，其中，所述确定步骤还包括通过在信息处理系统中的观测脉冲计数器，计数在显示预定持续时间的测试窗口期间发生的下游信号的脉冲的数量，以确定观测下游计数值；向在信息处理系统中的比较器，提供等于在所述测试窗口期间预期发生的下游信号的脉冲的数量的预期下游计数值；并且通过比较器，比较所述观测下游计数值和所述预期下游计数值，以产生锁定信号，所述锁定信号指示当观测下游计数值近似等于所述预期下游计数值时，所述下游信号锁定到所述参考时钟信号。
13.按照权利要求11的方法，其中，所述确定步骤还包括通过在信息处理系统中的观测脉冲计数器，计数在显示预定持续时间的测试窗口期间发生的下游信号的脉冲的数量，以确定观测下游计数值；以及通过在信息处理系统中的计数预测器和比较应用，确定等于在所述测试窗口期间预期发生的下游信号的脉冲数量的预期下游计数值，所述计数预测器和比较应用将观测下游计数值与预期下游计数值相比较，以产生锁定信号，用于指示当观测下游计数值近似等于所述预期下游计数值时，所述下游信号锁定到所述参考时钟信号。
14.按照权利要求11的方法，其中，所述确定步骤还包括在第一模式中运行计数器装置，以对于在显示预定持续时间的第一测试窗口期间由所述计数器装置遇到的每个参考时钟脉冲，将参考时钟计数递增N，以提供总的计数值；在第二模式中运行所述计数器装置，以对于在显示与第一测试窗口相同的预定持续时间的第二测试窗口期间在下游信号中观测的每个脉冲，将所述总的计数值递减1，因此，在所述计数器装置中留下最后的计数值；以及通过所述锁定检测器，产生锁定信号以指示当所述最后计数值近似等于0时，所述下游信号锁定到所述参考时钟信号。
15.按照权利要求11的方法，其中，所述确定步骤还包括在第一模式中运行计数器装置，以对于在显示预定持续时间的第一测试窗口期间、由所述计数器装置遇到的每个参考时钟脉冲，将参考时钟计数递增1，以提供总的计数值；在第二模式中运行所述计数器装置，以对于在显示与第一测试窗口相同的预定持续时间的第二测试窗口期间、在下游信号中观测的每N个脉冲，将所述总的计数值递减1，因此，在所述计数器装置中留下最后的计数值；以及通过所述锁定检测器，产生锁定信号以指示当所述最后计数值近似等于0时，所述下游信号锁定到所述参考时钟信号。
16.按照权利要求15的方法，其中，所述产生步骤使得锁定信号被产生，以指示当所述最后计数值小于或等于预定偏移掩模值时，所述下游信号锁定到所述参考时钟信号。
17.按照权利要求11的方法，其中，所述锁定检测器确定是否所述下游信号在频率上锁定到所述参考时钟信号。
18.按照权利要求12的方法，其中，所述观测脉冲计数器计数在所述测试窗口期间下游信号的每个脉冲的上升沿。
19.按照权利要求12的方法，其中，所述观测脉冲计数器计数在所述测试窗口期间下游信号的每个脉冲的下降沿。
全文摘要
本发明公开了一种包括频率合成器锁定检测系统的信息处理系统，用来通过分布网络将频率合成器输出信号分布到一个或多个接收器电路。所述分布网络可以显示延迟和其他失真，所述延迟和其他失真可能使得到达接收器电路的下游信号，丢失有关频率合成器输出信号和用于控制合成器输出信号的频率的参考时钟信号两者的频率锁定。所述锁定检测系统测试所述下游信号，以确定是否所述下游信号相对于参考时钟显示锁定，所述参考时钟确定频率合成器的操作频率。以这种方式，可以在一个实施例中精确地估计下游信号对于参考时钟信号的锁定。
文档编号H03L7/08GK1940584SQ200610159338
公开日2007年4月4日 申请日期2006年9月27日 优先权日2005年9月27日
发明者奇洁明, 戴维·W·博尔斯特勒, 埃斯金德·海路, 麦克·W·瑞利, 马修·E·芬斯勒 申请人:国际商业机器公司