专利名称：具有可控的放大系数和输出阻抗的高速放大器和使用其的比较器的制作方法
技术领域：
本发明涉及一种应用于逐次连续逼近模数(A/D)转换器的高速放大器和使用其的比较器。
背景技术：
通常，需要A/D转换器在高速下准确地将模拟信号转换为数字信号。
一个典型的A/D转换器是逐次连续逼近A/D转换器，其由如下元件构成比较器，用于将输入电压同得自输入模拟电压的基准电压比较；逐次逼近寄存器(SAR)；数模(D/A)转换器，用于针对逐次逼近寄存器的内容执行D/A转换，以生成输入电压；以及控制电路，用于根据比较器的输出信号控制逐次逼近寄存器的内容。这将在下文中详细解释。
第一现有技术的比较器是由多个级联的快速放大器和慢速放大器构造的，其中快速放大器具有二输入二输出的类型，具有低的增益(放大系数)和低的输出阻抗，可工作于高速，而慢速放大器具有二输入一输出的类型，具有高的增益(放大系数)和高的输出阻抗，可工作于低速(参看JP-10-200385A的图7)。这也将在下文中详细解释。
然而，在上文描述的第一现有技术的比较器中，当输入电压越过基准电压时，每个快速放大器引起一次返回延时，由此将增加总延时。而且，不能提高快速放大器本身的工作速度。因此，第一现有技术的比较器不能工作于高速。
第二现有技术的比较器，在第一现有技术的比较器的每个快速放大器的输出端提供了开关(参看JP-10-200385A的
图1和2)。结果，每次在一次比较操作之后经过稳定的时间周期时，上文提及的开关接通，由此将快速放大器的输出电压初始化或者复位为其工作点。因此，由于未生成返回延时，因此未增加总延时。因此，第二现有技术的比较器可工作于高的速度。这也将在下文中详细解释。
发明内容
然而，在上文描述的第二现有技术的比较器中，由于必须考虑到快速放大器的延时周期的最大值，确定上文提及的开关的断开时序，因此稳定时间周期并非总是短的，由此总延时并非总是减少。而且，本质上未提高快速放大器的工作速度。因此，第二现有技术的比较器并非总是工作于高速。
根据本发明，放大器包括第一和第二电源端子；第一和第二输出端子；第一负载，其连接在第一电源端子和第一输出端子之间；第二负载，其连接在第一电源端子和第二输出端子之间；恒流源，其连接到第二电源端子；第一晶体管，其连接在第一输出端子和恒流源之间，该第一晶体管的控制端适于接收输入电压；和第二晶体管，其连接在第二输出端子和恒流源之间，该第二晶体管的控制端适于接收基准电压，放大系数和输出阻抗切换电路连接在第一和第二输出端子之间，由此放大系数和输出阻抗切换电路根据控制信号控制放大器的放大系数和输出阻抗。
而且，首先，控制信号是使放大器具有第一放大系数和第一输出阻抗的第一值，并且随后，控制信号是使放大器具有高于第一放大系数的第二放大系数和高于第一输出阻抗的第二输出阻抗的第二值。因此，实质上提高了放大器的工作速度。
而且，在根据本发明的放大器中，通过改变在第一和第二输出端子之间的电阻而不改变第一和第二负载的电阻值，从而由此控制放大系数和输出阻抗。换句话说，在利用控制信号切换放大系数和输出阻抗时，放大器的工作输出点不变。
而且，比较器包括多个串联连接的二输入二输出类型的第一放大器，以及连接到第一放大器的最后一个的二输入一输出类型的第二放大器，在该比较器中，上文提及的放大器用作第一放大器的至少其中之一，由此可以减少由第一放大器引起的总延时。
由此，即使在根据本发明的比较器中，即使当上述放大器的放大系数和输出阻抗改变时，放大器的工作输出点也不改变，使得不产生比较操作的延时。
附图简述通过下文的描述，基准附图，与现有技术比较，将更加清楚地理解本发明，在附图中图1是说明了现有技术的逐次连续逼近A/D转换器的电路图；图2是示出了图1的逐次连续逼近A/D转换器的数字输出信号的表格；图3是第一现有技术的比较器的电路图；图4是图3的快速差分放大器的详细电路图；图5是用于解释图3的比较器的工作的时序图；图6是第二现有技术的比较器的电路图；图7是用于解释图6的比较器的工作的时序图；图8是包括根据本发明的快速/超快速放大器的实施例的比较器的电路图；图9是图8的快速/超快速差分放大器的第一实例的详细电路图；图10是用于解释图8的比较器的工作的时序图；图11是图8的快速/超快速差分放大器的第二实例的详细电路图；图12是图8的快速/超快速差分放大器的第三实例的详细电路图；
图13、14和15分别是说明了图9、11和12的快速/超快速差分放大器的修改方案的详细电路图；并且图16是说明了图8的比较器的修改方案的电路图。
具体实施例方式
在描述优选实施例之前，将参考图1～7解释现有技术的逐次连续逼近A/D转换器和应用于该逐次连续逼近A/D转换器的现有技术的比较器。
在图1中，其说明了现有技术的逐次连续逼近A/D转换器，比较器1将输入电压Vin同基准电压Vref比较，以生成输出电压Vout。控制电路接收比较器1的输出信号，以控制逐次逼近寄存器(SAR)3的内容。数模(D/A)转换器4针对逐次逼近寄存器3的内容执行D/A转换，以生成输入电压Vin。
另一方面，输入电容器5的一端连接到比较器1的正输入端，并且基准电容器6的一端连接到比较器1的负输入端。在该情况中，输入比较器5的电容与基准电容器6的电容相同，由此输入电容器5和基准电容器6形成了完整的差分对。
开关S1连接到输入电容器5的另一端，以接收模拟电压AIN。
开关S2连接在D/A转换器4的输出和输入电容器5的另一端之间，以接收D/A转换器4的模拟输出电压。
开关S3和S4连接在基准电容器6的另一端和基准线REF之间，其中基准线REF进一步分别经由开关sfa和sfb连接到比较器1的正输入端和负输入端。
开关S1和S2是互补的。即，当开关S1和S2中的一个接通时，另一个断开。而且，开关S3和S4是互补的。即，当开关S3和S4中的一个接通时，另一个断开。
由于针对输入电容器5提供了两个开关S1和S2，并且针对基准电容器6提供了开关S3和S4，因此输入电容器5的电容(包括其寄生电容)基本上与基准电容器6的电容(包括其寄生电容)相同。
另一方面，开关S1和S3是互补的，即，当开关S1和S3中的一个接通时，另一个断开。而且，开关S2和S4是互补的。即，当开关S2和S4中的一个接通时，另一个断开。因此，可以减少由于开关S1、S2、S3和S4的开关引起的噪声。
控制电路2还控制开关S1和S4、开关S2和S3、以及开关sfa和sfb。
图1的逐次连续逼近A/D转换器的操作包括采样/保持模式和比较模式，其用于采样和将模拟电压AIN保持作为基准电压Vref。在比较模式中，比较器1执行n次比较操作，以获得n比特数字信号，诸如由D3、D2、D1和D0表示的4比特数字信号。
首先，在采样/保持模式中，控制电路2接通开关S1、S4、sfa和sfb，并断开开关S2和S3。结果，通过模拟电压AIN和基准线REF处的电压之间的差值对输入电容器5充电，同时未对基准电容器6的端部充电。因此，在基准线REF处，即比较器1的负输入端处的基准电压Vref对应于模拟电压AIN。
在比较模式中，控制电路2接通开关S2和S3，并断开开关S1、S4、sfa和sfb，由此执行四次比较操作。应当注意，在比较器1的负输入端处利用断开的开关sfa和sfb保持基准电压Vref(AIN)。而且，假设当逐次逼近寄存器3生成4比特数字信号(D3，D2，D1，D0)时，数模转换器4生成输入电压Vin，如图2中说明的。在该情况中，假设模拟输入电压AIN介于V5和V6之间。
首先，控制电路置位“1000”，其中在逐次逼近寄存器3中仅有最高有效位(MSB)D3是“1”。结果，数模转换器4将V8提供给比较器5，使得Vin＝V8-AIN+Vref。因此，由于Vin＝V8-AIN+Vref＞Vref，因此比较器1的输出电压Vout为高。
下面，在接收到比较器1的高输出电压Vout之后，控制电路2复位最高有效位D3(D3＝0)，并且置位第二有效位D2(D2＝1)。即，控制电路2在逐次逼近寄存器3中置位“0100”。结果，数模转换器4将V4提供给比较器5，使得Vin＝V4-AIN+Vref。因此，由于Vin＝V4-AIN+Vref＜Vref，因此比较器1的输出电压Vout为低。
下面，在接收到比较器1的低输出电压Vout的情况下，控制电路2置位第三有效位D1(D1＝1)。即，控制电路2在逐次逼近寄存器3中置位“0110”。结果，数模转换器4将V6提供给比较器5，使得Vin＝V6-AIN+Vref。因此，由于Vin＝V6-AIN+Vref＞Vref，因此比较器1的输出电压Vout为高。
最后，在接收到比较器1的高输出电压Vout的情况下，控制电路2复位第三有效位D1(D1＝0)，并且置位最低有效位(LSB)D0(D0＝1)。即，控制电路2在逐次逼近寄存器3中置位“0101”。结果，数模转换器4将V5提供给比较器5，使得Vin＝V5-AIN+Vref。因此，由于Vin＝V5-AIN+Vref＜Vref，因此比较器1的输出电压Vout为低。
因此，获得了4比特数字信号(D3，D2，D1，D0)＝(0，1，0，1)。
应当注意，关于1比特的比较操作的时间周期由Tcycle定义。
在图1的逐次连续逼近A/D转换器中，为了执行A/D转换，需要比较器1以高速准确地放大输入电压Vin和基准电压Vref之间的非常小的差值。出于该目的，比较器1通常由多级级联放大器(或差分放大器)形成，其中每个放大器具有小的增益(放大系数)和小的输出阻抗。
在图3中，其说明了应用于图1的逐次连续逼近A/D转换器的第一现有技术的比较器(参看JP-10-200385A的图7)，差分放大器101、102、103和104是级联的，即，通过电容器111a、111b、112a、112b、113a和113b串联连接。差分放大器101、102和103是可工作于高速的具有低增益(放大系数)和低输出阻抗的二输入二输出类型的快速差分放大器，而差分放大器104是可工作于低速的具有高增益(放大系数)和高输出阻抗的二输入一输出类型的慢速差分放大器。因此，差分放大器101、102、103和104整体可以实现可工作于高速的高增益。
在快速差分放大器101、102和103中，输出电压Vo1a、Vo2a和Vo3a同输出电压Vo1b、Vo2b和Vo3b之间的关系相对于输入电压Vi1a、Vi2a和Vi3a同输入电压Vi1b、Vi2b和Vi3b之间的关系是反相的。而且，在慢速差分放大器104中，当Vi4a＞Vi4b时，输出电压Vout为高(＝VDD)，并且当Vi4a≤Vi4b时，输出电压Vout为低(＝GND)。
差分放大器101、102、103和104的输入端经由开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b连接到基准线REF。开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b由控制电路120控制，由此在比较操作之前，差分放大器101、102、103和104的输入电压的工作点可以处于基准电压Vref。
在图4中，其是每个图3的快速差分放大器101、102和103的详细电路图，快速差分放大器101(102、103)包括，差分对，其由两个n沟道MOS晶体管Qn1和Qn2形成；恒流源，其由具有有限栅极电压VG的n沟道MOS晶体管Qn3形成，其连接在n沟道MOS晶体管Qn1和Qn2的公共源极和地端子GND之间；以及负载，其由源极栅极连接的p沟道MOS晶体管Qp1和Qp2形成，其连接在n沟道MOS晶体管Qn1和Qn2的漏极和电源端子VDD之间。在该情况中，n沟道MOS晶体管Qn1和Qn2的栅极接收输入电压Vi1a(Vi2a、Vi3a)和Vi1b(Vi2b、Vi3b)，而n沟道MOS晶体管Qn1和Qn2的漏极或者输出端子OUTa和OUTb生成输出电压Vo1a(Vo2a、Vo3a)和Vo1b(Vo2b、Vo3b)。
在图4的快速差分放大器中，增益AV和输出电压Vo(诸如Vo1a)可以表示为Av＝gm·rVo＝Iout·r其中r是输出端子OUTa处的输出阻抗；gm是每个晶体管Qn1和Qn2的互导；并且Iout是流过晶体管Qn1或Qn2的电流。
应当注意，差分放大器104可由低速的具有高增益(放大系数)和高输出阻抗的单一的差分放大器构成。
下面参考图5解释图3的比较器的操作。在该情况中，仍假设模拟输入电压AIN介于V5(0101)和V6(0110)之间，如图2所示，并且在图1的逐次逼近寄存器3的值是1000、0100、0110和1010的情况下执行四次比较操作。
在时间t0之前，控制电路120接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b，由此差分放大器101、102、103和104的输入电压Vi1a、Vi1b、Vi2a、Vi2b、Vi3a、Vi3b、Vi4a和Vi4b被初始化到Vref(工作点)。
在时间t0处，控制电路120接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b，由此输入电压Vi1a、Vi2a、Vi3a和Vi4a分别与输入电压Vi1b、Vi2b、Vi3b和Vi4b分离。
而且，在t0处，使输入电压Vin是V8(1000)，由此差分放大器101、102、103和104的输出电压Vo1a、Vo2a、Vo3a和Vo4a分别随着延时周期T1、T2、T3和T4改变，该延时周期由差分放大器101、102、103和104的电容器111a、111b、112a、112b、113a和113b、寄生电容等确定的时间常数确定。因此，在时间周期Tcycle(1)中，总延时T是T＝T1+T2+T3+T4。
下面，在经过Tcycle(1)之后的时间t1处，输入电压Vin从V8(1000)切换到V4(0100)，由此输入电压Vin越过基准电压Vref。在该情况中，输出电压Vo1a、Vo2a和Vo3a返回到Vref(工作点)将耗用返回延时ΔT1、ΔT2和ΔT3，其由上文提及的时间常数确定。因此，在时间周期Tcycle(2)中，总延时周期T是T＝T1+T2+T3+T4+ΔT1+ΔT2+ΔT3。
下面，在经过Tcycle(2)之后的时间t2处，输入电压Vin从V4(0100)切换到V6(0110)，由此输入电压Vin越过基准电压Vref。在该情况中，输出电压Vo1a、Vo2a和Vo3a返回到Vref(工作点)将耗用返回延时ΔT1、ΔT2和ΔT3，其由上文提及的时间常数确定。因此，在时间周期Tcycle(3)中，总延时周期T是T＝T1+T2+T3+T4+ΔT1+ΔT2+ΔT3。
最后，下面，在经过Tcycle(3)之后的时间t3处，输入电压Vin从V6(0110)切换到V5(0101)，由此输入电压Vin越过基准电压Vref。在该情况中，输出电压Vo1a、Vo2a和Vo3a返回到Vref(工作点)将耗用返回延时ΔT1、ΔT2和ΔT3，其由上文提及的时间常数确定。因此，在时间周期Tcycle(4)中，总延时周期T是T＝T1+T2+T3+T4+ΔT1+ΔT2+ΔT3。
因此，在图3的比较器中，当输入电压Vin越过基准电压Vref时引起的返回延时ΔT1、ΔT2和ΔT3增加了总延时。而且，由于本质上未提高快速差分放大器101、102和103的工作速度，因此未提高比较器的工作速度。
在图6中，其说明了应用于图1的逐次连续逼近A/D转换器的第二现有技术的比较器(参看JP-10-200385A的图1和2)，分别将开关ss1、ss2和ss3添加到图3的快速差分放大器101、102和103的输出端。开关ss1、ss2和ss3也由控制电路120控制。
下面参考图7解释图6的比较器的操作。在该情况中，仍假设模拟输入电压AIN介于V5(0101)和V6(0110)之间，如图2所示，并且在图1的逐次逼近寄存器3的值是1000、0100、0110和1010的情况下执行四次比较操作。
在时间t0之前，控制电路120接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a、sf4b、ss1、ss2和ss3，由此差分放大器101、102、103和104的输入电压Vi1a、Vi1b、Vi2a、Vi2b、Vi3a、Vi3b、Vi4a和Vi4b被初始化到Vref(工作点)，并且差分放大器101、102和103的输出电压Vo1a、Vo1b、Vo2a、Vo2b、Vo3a和Vo3b也被初始化到其工作点。
在时间t0处，控制电路120接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a、sf4b、ss1、ss2和ss3，由此输入电压Vi1a、Vi2a、Vi3a和Vi4a分别与输入电压Vi1b、Vi2b、Vi3b和Vi4b分开。
而且，在时间t0处，使输入电压Vin是V8(1000)，由此差分放大器101、102、103和104的输出电压Vo1a、Vo2a、Vo3a和Vo4a分别随延时周期T1、T2、T3和T4改变，该延时周期由差分放大器101、102、103和104的电容器111a、111b、112a、112b、113a和113b、寄生电容等确定的时间常数确定。因此，在时间周期Tcycle(1)中，总延时T是T＝T1+T2+T3+T4。
下面，在经过稳定时间周期Ts(＞T1+T2+T3+T4)之后的时间t0’，控制电路120接通开关ss1、ss2和ss3，由此输出电压Vo1a、Vo1b、Vo2a、Vo2b、Vo3a和Vo3b被初始化或复位到其工作点。应当注意，确定稳定时间周期Ts，使得确保建立输出电压Vout。
下面，在经过Tcycle(1)之后的时间t1处，输入电压Vin从V8(1000)切换到V4(0100)，由此输入电压Vin越过基准电压Vref。然后，控制电路120顺序断开开关ss1、ss2和ss3。在该情况中，不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(2)中，总延时周期T是T＝T1+T2+T3+T4。
下面，在经过稳定时间周期Ts之后的时间t1’处，控制电路120接通开关ss1、ss2和ss3，由此输出电压Vo1a、Vo1b、Vo2a、Vo2b、Vo3a和Vo3b被初始化或复位到其工作点。
下面，在经过Tcycle(2)之后的时间t2处，输入电压Vin从V4(0100)切换到V6(0110)，由此输入电压Vin越过基准电压Vref。然后，控制电路120顺序断开开关ss1、ss2和ss3。即使在该情况中，不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(3)中，总延时周期T是T＝T1+T2+T3+T4。
下面，在经过稳定时间周期Ts之后的时间t2’处，控制电路120接通开关ss1、ss2和ss3，由此输出电压Vo1a、Vo1b、Vo2a、Vo2b、Vo3a和Vo3b被初始化或复位到其工作点。
最后，在经过Tcycle(3)之后的时间t3处，输入电压Vin从V6(0110)切换到V5(0101)，由此输入电压Vin越过基准电压Vref。然后，控制电路120顺序断开开关ss1、ss2和ss3。即使在该情况中，不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(4)中，总延时周期T是T＝T1+T2+T3+T4。
因此，在图6的比较器中，即使是在输入电压Vin越过基准电压Vref的时候，未增加总延时。
然而，在图6的比较器中，为了确保将输入电压Vin的转变传送到输出电压Vout，每个差分放大器101、102和103的输出电压的转变时序分别由开关ss1、ss2和ss3的断开时序确定。因此，由于必须考虑延时周期T1、T2、T3和T4的最大值来确定开关ss1、ss2和ss3的断开时序，因此稳定时间周期Ts并非总是短的，由此总延时T并非总是减少。
而且，在图6的比较器中，为了放大较小的电压差值，每个快速差分放大器101、102和103需要具有某个放大系数，由此每个快速差分放大器101、102和103的输出阻抗需要具有某个值。因此，在信号上升和下降时将生成某个延迟，由此需要传送延时，用于将一个快速差分放大器生成的电压差值传送到下一级差分放大器中的输出电压差值。因此，不可能减少总延时，其在总体的高速比较操作中呈现出显著不利的影响。此外，由于不能提高快速放大器101、102和103本身的工作速度，因此不能提高比较器的工作速度。
在图8中，其说明了应用于图1的逐次连续逼近A/D转换器的包括根据本发明的放大器的实施例的比较器，差分放大器11、12、13和14通过电容器21a、21b、22a、22b、23a和23b串联连接。根据本发明的差分放大器11、12和13是可工作于可控速度的具有可控增益(放大系数)和可控输出阻抗的二输入二输出类型的快速/超快速差分放大器，而差分放大器14是可工作于低速度的具有高增益(或放大系数)和高输出阻抗的二输入一输出类型的差分放大器。因此，差分放大器11、12、13和14整体可以实现可工作于高速的高增益。
在快速/超快速差分放大器11、12和13中，输出电压Vo1a、Vo2a和Vo3a同输出电压Vo1b、Vo2b和Vo3b之间的关系相对于输入电压Vi1a、Vi2a和Vi3a同输入电压Vi1b、Vi2b和Vi3b之间的关系是反相的。而且，在差分放大器14中，当Vi4a＞Vi4b时，输出电压Vout为高(＝VDD)，并且当Vi4a≤Vi4b时，输出电压Vout为低(＝GND)。
差分放大器11、12、13和14的输入端经由开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b连接到基准线REF。开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b由控制电路31控制，由此在比较操作之前，差分放大器11、12、13和14的输入电压的工作点可以处于基准电压Vref。
如上文叙述的，慢速差分放大器14对应于图3和6的慢速差分放大器104，其总是具有高的放大系数(增益)和高的输出阻抗。即，当输入电压Vi4a低于输入电压Vi4b时，其间的差值被通过高的放大系数放大，由此输出电压Vout为高，例如，VDD。另一方面，当输入电压Vi4a高于输入电压Vi4b时，其间的差值被通过低的放大系数放大，由此输出电压Vout为低，例如GND。
控制电路31生成放大系数和输出阻抗控制信号CNT，并且将其传送到快速/超快速差分放大器11、12和13，由此控制快速/超快速差分放大器11、12和13的放大系数和输出阻抗。
应当注意，图8的比较器集成到半导体基板中。
在图9中，其说明了每个图8的差分放大器11、12和13的第一示例，将放大系数和输出阻抗切换电路AS1添加到图4的元件中，该放大系数和输出阻抗切换电路AS1由p沟道MOS晶体管Qp3、Qp4、Qp5和Qp6形成。
形成第一电阻电路的p沟道MOS晶体管Qp3和Qp4串联连接在输出端子OUTa和OUTb之间。p沟道MOS晶体管Qp3和Qp4的栅极连接到地端子GND，而p沟道MOS晶体管Qp3和Qp4的背栅极连接到电源端子VDD。p沟道MOS晶体管Qp3和Qp4之间的连接点连接到p沟道MOS晶体管Qp1和Qp2的栅极。由于p沟道MOS晶体管Qp3和Qp4的栅极接地，每个p沟道MOS晶体管Qp3和Qp4用作恒定电阻。
形成第二电阻电路的p沟道MOS晶体管Qp5和Qp6串联连接在输出端子OUTa和OUTb之间。p沟道MOS晶体管Qp5和Qp6的栅极接收放大系数和输出阻抗控制信号CNT，而p沟道MOS晶体管Qp5和Qp6的背栅极连接到电源端子VDD。p沟道MOS晶体管Qp5和Qp6之间的连接点连接到p沟道MOS晶体管Qp1和Qp2的栅极。由于p沟道MOS晶体管Qp5和Qp6的栅极受放大系数和输出阻抗控制信号CNT的控制，因此每个p沟道MOS晶体管Qp5和Qp6用作可变电阻。例如，当放大系数和输出阻抗控制信号CNT的电压是VDD时，该可变电阻具有基本上无限的值。而且，当放大系数和输出阻抗控制信号CNT的电压是GND时，该可变电阻基本上是零。
应当注意，p沟道MOS晶体管Qp3的尺寸优选地与p沟道MOS晶体管Qp4的尺寸相同，由此p沟道MOS晶体管Qp3的电阻值与p沟道MOS晶体管Qp4的电阻值基本相同。在该情况中，p沟道MOS晶体管Qp1和Qp2的栅极处的电压保持在输出电压Vo1a和Vo1b(Vo2a和Vo2b、Vo3a和Vo3b)的工作点。相似地，p沟道MOS晶体管Qp5的尺寸优选地与p沟道MOS晶体管Qp6的尺寸相同，由此p沟道MOS晶体管Qp5的电阻值与p沟道MOS晶体管Qp6的电阻值基本相同。
下面解释图9的快速/超快速差分放大器的工作。
当放大系数和输出阻抗控制信号CNT指示高电压，诸如VDD时，快速/超快速差分放大器用作可工作于快速度的具有第一放大系数和第一输出阻抗的快速差分放大器。即，p沟道MOS晶体管Qp5和Qp6断开，由此输出阻抗由p沟道MOS晶体管Qp1、Qp2、Qp3和Qp4的组合电阻确定。
另一方面，当放大系数和输出阻抗控制信号CNT指示低电压，诸如GND时，快速/超快速差分放大器用作可工作于超快速度的具有小于第一放大系数的第二放大系数以及小于第一输出阻抗的第二输出阻抗的快速差分放大器。即，p沟道MOS晶体管Qp5和Qp6接通，由此输出阻抗由p沟道MOS晶体管Qp1、Qp2、Qp3、Qp4、Qp5和Qp6的组合电阻确定。
因此，当放大系数和输出阻抗控制信号CNT指示高电压时，第一输出阻抗同下一级电容组合，以形成第一时间常数，由此以依赖于第一时间常数的快的速度，将输入电压Vi1a(Vi2a、Vi3a)和Vi1b(Vi2b、Vi3b)之间的差值通过第一放大系数放大。另一方面，当放大系数和输出阻抗控制信号CNT指示低电压时，第二输出阻抗同下一级电容组合，以形成第二时间常数，由此将输入电压Vi1a(Vi2a、Vi3a)和Vi1b(Vi2b、Vi3b)之间的差值以依赖于第二时间常数的超快的速度，通过第二放大系数放大。
简而言之，如果图9的差分放大器在CNT＝VDD的情况下具有低增益(放大系数)和低输出阻抗并且可工作于高的速度，则图9的差分放大器在CNT＝GND的情况下具有更低的增益(更低的放大系数)和更低的输出阻抗，并且可工作于更高的速度。
下面参考图10解释图8的比较器的操作。在该情况中，仍假设模拟输出电压AIN介于V5(0101)和V6(0110)之间，如图2所示，并且在图1的逐次逼近寄存器3的值是1000、0100、0110和1010的情况下执行四次比较操作。
在时间t0之前，控制电路31接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b，由此差分放大器101、102、103和104的输入电压Vi1a、Vi1b、Vi2a、Vi2b、Vi3a、Vi3b、Vi4a和Vi4b被初始化到Vref(工作点)。而且，控制电路31使放大系数和输出阻抗控制信号CNT为高(＝VDD)，由此快速/超快速差分放大器11、12和13处于快速模式。即，每个差分放大器11、12和13用作可工作于快速度的具有低增益(放大系数)和低输出阻抗的快速差分放大器。
在时间t0处，控制电路120接通所有开关sf1a、sf1b、sf2a、sf2b、sf3a、sf3b、sf4a和sf4b，由此输入电压Vi1a、Vi2a、Vi3a和Vi4a分别与输入电压Vi1b、Vi2b、Vi3b和Vi4b分开。同时，控制电路31使放大系数和输出阻抗控制信号CNT为低(＝GND)，由此快速/超快速差分放大器11、12和13进入由时间周期TL定义的超快速模式。即，每个快速/超快速差分放大器11、12和13用作可工作于超快速度的具有更低增益(放大系数)和更低输出阻抗的超快速差分放大器。
而且，在t0处，使输入电压Vin是V8(1000)，由此差分放大器11、12和13的输出电压Vo1a、Vo2a和Vo3a随着延时周期T1a、T2a和T3a分别迅速改变，所述延时周期T1a、T2a和T3a基于大体上由差分放大器11、12和13中的寄生电容等确定的时间常数。因此，当经过延时周期T1a时，差分放大器11的输出电压Vo1a改变，达到预定的电平。然后，当经过延时周期T3a时，差分放大器13的输出电压Vo3a改变，达到预定的电平。结果，根据由差分放大器14中的寄生电容等确定的时间常数，慢速差分放大器14的输出电压Vout随着延时周期T4改变。因此，当经过延时周期T4时，差分放大器14的输出电压Vout改变，并且最终在时间t1处接近VDD或GND。
下面，在经过T1a、T2a和T3a形成的超快速模式时间周期TL(TL＞T1a+T2a+T3a)之后的时间t0’处，控制电路31使放大系数和输出阻抗控制信号CNT为高(＝VDD)，由此快速/超快速差分放大器11、12和13返回快速模式。在该情况中，时间t0’被设定在慢速差分放大器14的输出电压Vout开始改变的时间t0”之前。
应当注意，超快速模式时间周期TL通常满足下面条件TL＜T1+T2+T3+ΔT1+ΔT2+ΔT3其中T1、T2和T3(参看图5)是用作快速差分放大器的差分放大器11、12和13的延时周期；并且ΔT1、ΔT2和ΔT3(参看图5)是用作快速差分放大器的差分放大器11、12和13的返回延时周期。因此，在时间周期Tcycle(1)中，总延时T是T＝T1a+T2a+T3a+T4。
下面，在经过Tcycle(1)之后的时间t1处，输入电压Vin从V8(1000)切换到V4(0100)，由此输入电压Vin越过基准电压Vref。在该情况中，控制电路31使放大系数和输出阻抗控制信号CNT为低(＝GND)，由此差分放大器11、12和13进入由超快速时间周期TL定义的超快速模式。结果，不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(2)中，总延时周期T是T＝T1a+T2a+T3a+T4。
下面，在经过Tcycle(2)之后的时间t2处，输入电压Vin从V4(0100)切换到V6(0110)，由此输入电压Vin越过基准电压Vref。即使在该情况中，由于差分放大器11、12和13已进入超快速模式，因此仍然不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(3)中，总延时周期T是T＝T1a+T2a+T3a+T4。
最后，在经过Tcycle(3)之后的时间t3处，输入电压Vin从V6(0110)切换到V5(0101)，由此输入电压Vin越过基准电压Vref。即使在该情况中，由于差分放大器11、12和13已进入超快速模式，因此仍然不需要图5的对于输出电压Vo1a、Vo2a和Vo3a的返回延时ΔT1、ΔT2和ΔT3。因此，在时间周期Tcycle(4)中，总延时周期T是T＝T1a+T2a+T3a+T4。
因此，在图8的比较器中，即使是在输入电压Vin越过基准电压Vref的时候，也未增加总延时。而且，由于利用差分放大器11、12和13的超快速模式，在提高了信号传送速度本身，因此相比于图6的第二现有技术的比较器，可以提高信号传送速度。
在图11中，其说明了图8的快速/超快速差分放大器11、12和13的第二示例，图9的放大系数和输出阻抗切换电路AS1由放大系数和输出阻抗切换电路AS2代替，其中移除了图9的p沟道MOS晶体管Qp3和Qp4。例如，当放大系数和输出阻抗控制信号CNT的电压是VDD时，每个p沟道MOS晶体管Qp5和Qp6具有基本上无限的电阻值。而且，当放大系数和输出阻抗控制信号CNT的电压是GND+α时，其中α是小的正值，每个p沟道MOS晶体管Qp5和Qp6具有预定的电阻值。因此，放大系数和输出阻抗切换电路AS2的工作方式与图9的放大系数和输出阻抗切换电路AS1的相同。
在图12中，其说明了图8的快速/超快速差分放大器11、12和13的第三示例，图11的放大系数和输出阻抗切换电路AS2由放大系数和输出阻抗切换电路AS3代替，其中图11的p沟道MOS晶体管Qp5和Qp6由可变电阻器VR1和VR2代替。例如，当放大系数和输出阻抗控制信号CNT的电压是VDD时，每个可变电阻器VR1和VR2具有基本上无限的电阻值。而且，当放大系数和输出阻抗控制信号CNT的电压是GND时，每个可变电阻器VR1和VR2具有预定的电阻值。因此，放大系数和输出阻抗切换电路AS3的工作方式与图9的放大系数和输出阻抗切换电路AS1的工作方式相同。在图12中，应当注意，可变电阻器VR1和VR2具有相同的值，以便于抑制p沟道MOS晶体管Qp1和Qp2的栅极电压波动。
而且，图9的放大系数和输出阻抗切换电路AS1、AS2和AS3分别由放大系数和输出阻抗切换电路AS1’、AS2’和AS3’替换，如图13、14和15中说明的，其中改变了MOS晶体管的导电类型。在图13和14中，放大系数和输出阻抗控制信号CNT的逻辑与图9和11中的放大系数和输出阻抗控制信号CNT的逻辑相反。即便如此，图13、14和15的放大系数和输出阻抗切换电路AS1’、AS2’和AS3’的工作方式与图9的放大系数和输出阻抗切换电路AS1的相同。
在图9、11、12、13、14和15中，应当注意，通过提供多个电压作为放大系数和输出阻抗控制信号CNT，可以设定多个放大系数和多个输出阻抗。
在图16中，其说明了图8的比较器的修改方案，移除了图8的电容器21a、21b、22a、22b、23a和23b，并且自外部提供放大系数和输出阻抗控制信号CNT，而非由控制电路31提供。即，由于差分放大器11、12和13在每次比较操作的最初阶段中用作超快速差分放大器，在超快速模式中具有更低的输出阻抗，因此移除电容器21a、21b、22a、22b、23a和23b几乎不会影响比较操作。而且，在自外部提供放大系数和输出阻抗控制信号CNT时，可以容易地调节放大系数和输出阻抗控制信号CNT的时序和电压电平，由此可以使这些时序和电压电平最优化。
在图8和16中，所有的快速差分放大器11、12和13均由放大系数和输出阻抗控制信号CNT控制；然而，快速差分放大器11、12和13中的至少其中之一可由放大系数和输出阻抗控制信号CNT控制。
权利要求
1.一种放大器，包括第一和第二电源端子；第一和第二输出端子；第一负载，其连接在所述第一电源端子和所述第一输出端子之间；第二负载，其连接在所述第一电源端子和所述第二输出端子之间；恒流源，其连接到所述第二电源端子；第一晶体管，其连接在所述第一输出端子和所述恒流源之间，所述第一晶体管的控制端适于接收输入电压；第二晶体管，其连接在所述第二输出端子和所述恒流源之间，所述第二晶体管的控制端适于接收基准电压；和放大系数和输出阻抗切换电路，其连接在所述第一和第二输出端子之间，所述放大器和输出阻抗切换电路适于根据控制信号控制所述放大器的放大系数和输出阻抗。
2.如权利要求1的放大器，其中，首先，所述控制信号是使所述放大器具有第一放大系数和第一输出阻抗的第一值，并且随后，所述控制信号是使所述放大器具有第二放大系数和第二输出阻抗的第二值，其中所述第二放大系数高于所述第一放大系数，以及所述第二输出阻抗高于所述第一输出阻抗。
3.如权利要求1的放大器，其中所述放大系数和输出阻抗切换电路包括第一电阻电路，其连接在所述第一和第二输出端子之间，所述第一电阻电路具有恒定的电阻；和第二电阻电路，其连接在所述第一和第二输出端子之间，所述第二电阻电路适于接收所述控制信号以具有可变的电阻。
4.如权利要求1的放大器，其中所述放大系数和输出阻抗切换电路包括电阻电路，其连接在所述第一和第二输出端子之间，所述电阻电路适于接收所述控制信号以具有可变的电阻。
5.如权利要求1的放大器，进一步包括适于生成所述控制信号的控制电路。
6.如权利要求5的放大器，其被集成到半导体基板中。
7.一种放大器，包括输入端子对；输出端子对；电阻电路，其连接在所述输出端子之间，改变所述电阻电路的电阻值，以改变所述放大器的放大系数和输出阻抗。
8.一种比较器，包括串联连接的二输入二输出类型的多个第一放大器；和二输入一输出类型的第二放大器，其连接到所述第一放大器的最后一个，响应于控制信号，改变所述第一放大器的至少其中之一的放大系数和输出阻抗。
9.如权利要求8的比较器，其中，首先，所述控制信号是使所述所述第一放大器的至少其中之一具有第一放大系数和第一输出阻抗的第一值，并且随后，所述控制信号是使所述放大器的至少其中之一具有第二放大系数和第二输出阻抗的第二值，其中所述第二放大系数高于所述第一放大系数，以及所述第二输出阻抗高于所述第一输出阻抗。
10.如权利要求8的比较器，其中所述至少一个所述第一放大器包括第一和第二电源端子；第一和第二输出端子；第一负载，其连接在所述第一电源端子和所述第一输出端子之间；第二负载，其连接在所述第一电源端子和所述第二输出端子之间；电流源，其连接到所述第二电源端子；第一晶体管，其连接在所述第一输出端子和所述电流源之间，所述第一晶体管的控制端适于接收输入电压；第二晶体管，其连接在所述第二输出端子和所述电流源之间，所述第二晶体管的控制端适于接收基准电压；和放大系数和输出阻抗切换电路，其连接在所述第一和第二输出端子之间，所述放大器和输出阻抗切换电路适于根据控制信号控制所述至少一个所述第一放大器的放大系数和输出阻抗。
11.如权利要求10的比较器，其中所述放大系数和输出阻抗切换电路包括第一电阻电路，其连接在所述第一和第二输出端子之间，所述第一电阻电路具有恒定的电阻；和第二电阻电路，其连接在所述第一和第二输出端子之间，所述第二电阻电路适于接收所述控制信号以具有可变的电阻。
12.如权利要求10的比较器，其中所述放大系数和输出阻抗切换电路包括电阻电路，其连接在所述第一和第二输出端子之间，所述电阻电路适于接收所述控制信号以具有可变的电阻。
13.如权利要求10的比较器，进一步包括控制电路，其适于生成所述控制信号。
14.权利要求13的比较器，其被集成到半导体基板中。
全文摘要
一种放大器，其包括第一和第二电源端子；第一和第二输出端子；第一负载，其连接在第一电源端子和第一输出端子之间；第二负载，其连接在第一电源端子和第二输出端子之间；恒流源，其连接到第二电源端子；第一晶体管，其连接在第一输出端子和恒流源之间，该第一晶体管的控制端适于接收输入电压；和第二晶体管，其连接在第二输出端子和恒流源之间，该第二晶体管的控制端适于接收基准电压，该放大器还包括放大系数和输出阻抗切换电路，其连接在第一和第二输出端子之间，由此放大系数和输出阻抗切换电路根据控制信号控制放大器的放大系数和输出阻抗。
文档编号H03F3/45GK101056092SQ200710096710
公开日2007年10月17日 申请日期2007年4月6日 优先权日2006年4月6日
发明者古田敦士 申请人:恩益禧电子股份有限公司