专利名称：带有阻性耦合浮栅的铁电存储晶体管的制作方法
技术领域：
本发明涉及微电子器件，特别涉及具有源、漏、源和漏之间的沟道、沟道上的浮栅、浮栅上的铁电材料及铁电材料上的栅极的场效应晶体管(FET)。这种新颖的FET在高速、高密度计算机存储器上具有特殊的应用。
尽管FET的应用遍及微电子领域，但是主要应用还是在存储数据的存储单元方面。根据标准工业规程，存储单元一般借助FET晶体管和电容的组合形成于例如硅等半导体材料上，例如可以深腐蚀到硅附近并可以存储电荷。尽管这种存储单元在组合形成DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)时已在计算机系统中支配着快速存取数据存储，但它们的一个主要缺点是在关掉电源时会丢掉所有信息。所以，非常希望制造低功率应用的非易失存储器。众所周知，FET还用于EEPROM、快速存储器和其它非易失存储器。
利用铁电材料的单晶体管存储单元是在60年代首次提出来的，从70年代以来已取得进展。由于这些材料的两种铁电极化态的固有稳定性，它们为非易失信息存储提供了条件。认为铁电材料的极化电荷可以用于改变半导体材料的表面导电性。实际上，这种铁电FET可以利用极化方向而不是利用电容上或浮栅上的额外电荷存储信息--目前的存储单元工业标准。由于它们的非易失性和它们的快速转换速度(＜1ns)，铁电材料已变为下一代DRAM的最具吸引力的候选材料。近年来，已提了几种铁电存储晶体管的设计，但这些设计具有明显的缺点，限制了低电压、高速度、高密度(即DRAM类)存储器应用的效力。
图1(现有技术)展示了铁电存储晶体管的工作原理。器件1主要是带一片位于源3s和漏3d之间的Si沟道3c之上某处的铁电材料2的MODFET。在铁电材料在一个方向4极化时(图1(a)所示向下)，加到栅5上的读电压Vgs在晶体管沟道中产生反型层。如果偏压加在源-漏上，则电流流过晶体管。图1(b)的现有技术示出了不同情况，其中铁电材料在相反方向6极化。由于铁电材料极化不同，所以加到栅上的相同读电压Vgs不会在沟道3c中产生导电的反型层，所以几乎没有电流流过。这样便可以通过铁电材料的极化方向控制晶体管的阈值电压。这种器件的具有吸引力的特点是在铁电材料的极化态下存储信息，所以在关掉器件的电源后，信息仍不被扰乱。
将这种原理用于实践的努力主要有两个途径。在第一个设计中，铁电材料或者直接置于Si晶体管沟道上(如Rost等在Appl.Phys.Lett.59,3654,1991和Sugubuchi等在J.Appl.Phys.46,2877,1975中说明的)、或者在自身覆盖沟道的介质层上(例如，Chen等在Appl.Phys.Lett.69,3275,1996、和Tokumitsu等在IEEEElectron Device Letters 18,160,1997、Yu等在Appl.Phys.Lett.70,490,1997、以及Hirai等在Jpn.J.Appl.Phys.33,5219,1994中说明的)。该器件结构导致上部栅与沟道之间的强静电耦合。尽管该器件设计有一些吸引人的特点，但是它制造困难，包括铁电材料向Si沟道的扩散、热处理时在Si/铁电材料的界面不可控地形成薄SiO2层。这些制造过程引入的问题使这种器件有低的开关速度(见Tokumitsu等supra、和Sugibuchi等supra)、高的工作电压(见Chen等supra、Tokumitsu等supra、Rost等supra、Sugibuchi等supra)、和差的存储保持性能(Yu等，supra,Hirai等，supra)。
图2(已有技术)表示用于存储器应用的铁电FET的第二个设计(更有前途)，正如Chen等supra、Nakamura等在IEDM,68,1995、和1994年11月15日授予Takasu的美国专利5365094说明的。在该器件中，导电(如金属)浮栅7夹在铁电薄膜2与底部栅绝缘层8(通常为SiO2)之间。从制造的角度来看，由于通过浮栅与SiO2层将铁电材料与Si沟道分离，所以该器件更好。可以用合适的浮栅材料(如Pt或Ir)来防止铁电材料向沟道的扩散。
这种结构的主要缺点是改变铁电材料的极化需要高电压。向栅叠层中加SiO2和浮栅层，铁电材料更加弱地耦合到Si沟道。对于给定的加到栅上的电压，仅有一部分Vgs加到铁电材料上(因此仅有部分所加电压对单元的写操作有效)。与SiO2的介电常数(约为3.9)相比，铁电材料有很大的介电常数(通常在约100到500之间)，这表明如果维持铁电材料上有可观的电压，必须给栅加相当高的电压。通常，对该器件写信息时所需的电压大大高于读时所需的电压。目前制造的所有这种器件所用的工作电压均超过5V(见Chen等，supra,和美国专利5365094)，尽管对于高密度存储器应用最大工作电压应该小于3V。
一个有趣的提议是用高介电常数材料(如钛酸锶钡)代替SiO2层8，使之与栅叠层中的两个绝缘层的介电常数更加匹配(见Tokumitsu等，supra，和美国专利5365094)。尽管与上述讨论的第一类铁电FET设计一样制造有问题，但这可以使存储器在低电压下工作。但是，即使使用更加匹配的介电常数，也不可能用整个栅压Vgs来写存储器单元。
由此本发明提供一种场效应晶体管(FET)，它包括形成在半导体材料上的源区和漏区；置于所说源区和漏区之间的沟道区；置于所说沟道区上的电绝缘材料的绝缘层；置于所说绝缘层上的导电材料的浮栅层；置于所说浮栅层上的不导电铁电材料层；所说铁电材料层上的栅极；和将所说浮栅层阻性耦合到至少源区、漏区、和沟道区中的一个上的电阻。
根据本发明的优选实施例，上述电阻包括置于沟道区与浮栅层之间的上述绝缘层；为用作电阻，上述绝缘层要薄得足以通过用作量子力学中的遂穿势垒并让电子遂穿通过所说层而表现为电阻。例如，半导体材料可以是硅，上述绝缘材料最好为SiO2。
当电压加到上述栅极上时，源区和漏区在第一初始电势，上述浮栅层在第二初始电势。由于阻性耦合，浮栅上的电势将接近源/漏区上的电势。所需的时间即测量的“特征时间”定义为所说浮栅层将其所说第二初始电势改变到所说第一电势与所说第二电势之间的半值时所需的时间，该时间根据电阻值不同而改变，由所需的应用来确定。如果FET用作EEPROM器件，该时间应该小于约1秒。
对于快速存储器件的应用，特征时间最好小于约1毫秒。
对于DRAM存储器件的应用，较好选择特征时间为小于约100纳秒，最好小于10纳秒。
较好地，对于DRAM应用，SiO2层的厚度应该不大于40埃、或者15埃，以容许上述直接量子力学的电子遂穿。
根据另一个优选实施例，上述晶体管可以有耦合到至少所说源区、所说漏区、所说沟道区组成的组中的一个上的制备电阻。最好是，制备的电阻由掺杂多晶硅构成，并耦合到至少所说源区、所说漏区、所说沟道区组成的组中的一个上。
铁电层本身可以由任何可用的铁电材料构成，例如包括LiNbO3、BaTiO3、PbTiO3、Bi3Ti4O12、SrBi2TaO9、SrBi2TaxNb1-xO9、和PbZrxTi1-xO3。
结合附图和下面的详细说明可以更充分理解本发明，其中图1a和1b表示根据已有技术的铁电晶体管的工作原理。
图2表示有相应示意电路图的、带有浮栅的已有技术铁电FET晶体管的剖面图。
图3表示有相应示意电路图的、根据本发明的铁电FET晶体管的剖面图。
图4是利用本发明FET晶体管的存储单元的示意电路图。
图5是表示加栅压后浮栅电压随时间变化的关系图，用于本发明的FET晶体管的铁电层的正负极化。
图6是表示在本发明FET晶体管结构中不同厚度的SiO2电阻层的电流密度与栅压之间的关系图(根据Rana等，Appl.Phys.Lett.69,1104,1996)。
图7是本发明第二实施例制备的FET晶体管的剖面图，用所制备的电阻将栅极连接到源漏区。
图3部分示意地表示根据本发明的铁电存储晶体管。与前面讨论的设计不同，该器件的浮栅容性且阻性耦合到Si沟道。下面说明实现该目的的不同方法。如同下面要显示的，可以用低的电压高速读和写该晶体管。
当该器件的栅极5加电压Vgs时，Vgs最初分布在铁电电容和氧化物电容之间，所以浮栅电势VFG升高到所加总电压的一部分VFG=(CFEVgs+ΔP)/(CFE+COX)这里CFE和COX分别是铁电材料和氧化物电容器的电容，Vgs是加到栅极的电压，ΔP是根据栅极所加电压铁电极化的变化。铁电材料上的电压为VFE=Vgs-VFG=(COXVgs-AP)/(CFE+COX)由于浮栅7与沟道3c之间的阻性耦合(用电阻ROX表示)，浮栅电势不固定。响应于所加电压，电荷流过该电阻，使浮栅电势为源/漏电势。过一定时间后，所有电压加到铁电材料2上，由此可以用来改变铁电材料2的极化状态。与前面器件设计不同，整个栅压都可以用于器件的写操作。
浮栅电势改变所需的时间取决于器件的本征特性，如浮栅7与所有沟道、源和漏之间的耦合电阻，铁电电容器的电容，和铁电材料2的极化状态。为了讨论方便，浮栅电势改变的特征时间T定义如下当栅极5加电压Vgs时，T为浮栅电势从初始值(电压一加到栅极上后)改变到其初始值与源/漏电势(Vs/d)中间时所需的时间。
例如，根据下面说明可以将信息写到器件上。首先，将源/漏电压(Vs/d)设置为零，栅极加3V电压作为Vgs。在加Vgs后，浮栅电压(VFG)立即升高到方程(1)给出的最大值(0和3V之间)。随着时间的流失，VFG朝Vs/d=0V降低。我们定义T为VFG降低到Vs/d的中间时所需的时间。如下所述，所需时间T取决于器件的应用。对于DRAM应用，希望T在10纳秒量级，通常小于100ns。对于快速存储器应用，T可以在100纳秒量级，通常小于1毫秒。另一方面，EEPROM可以慢一点，如T在1秒量级还可使用。
可以按下面方式进行本发明单元的信息读取当读电压脉冲加到栅极5时，浮栅电势VFG最初由方程(1)给出。如方程(1)所示，根据铁电材料2的初始极化状态(即根据单元中存储的信息)，该电势有所不同。如图4示意所示，如果在器件读取之前晶体管的源漏有合适的偏置，则电流Id将流过晶体管。流过晶体管的电流Id的大小主要由浮栅电势VFG控制。如上所述，由于浮栅7与源/漏/沟道3s/3d/3c之间的阻性耦合，浮栅电势VFG改变特征时间T。当浮栅电势VFG接近Vs/d时，晶体管截止。图5表示读脉冲后浮栅电势的下降。如图5所示，根据铁电材料的极化状态，浮栅电势VFG下降所需时间不同。因此，通过测量读脉冲期间流过器件的电流大小来读存储单元的状态。
用所制备的电阻或非常薄的SiO2层将浮栅7阻性耦合到晶体管沟道。由于SiO2层的厚度小于40埃，所以电子可以通过直接量子力学的遂穿而通过绝缘层。该遂穿过程不会使薄氧化层退化，因此不会缩短器件的寿命。图6画出了薄氧化层(＜约35埃)随电压变化的电流电压曲线(见Raha等，supra)。
用这些曲线求出单位面积的氧化物电阻，可以计算出15埃氧化层时器件的开关速度为200ns量级、对12.5埃的氧化层速度小于20ns。(假设铁电材料的介电常数为500、厚度为3000埃来算出这些数字)。这些器件的开关速度远快于已有的非易失性存储器的速度，接近使用超薄氧化层和美国专利5365094 supra,Rost等，supra说明的合适(低介电常数)铁电材料的DRAM的速度。
代替用非常薄的SiO2层来阻性耦合栅与沟道的方法，晶体管可以包括在栅极7与源3s(和/或3d)之间的所制备的电阻9，如图7所示。尽管制备工艺有点复杂，但该结构容许器件有稍微厚一点的SiO2层(将更耐用)。还容许更精细地控制浮栅耦合电阻。
这里说明的铁电存储FET和已有非易失存储技术(包括所有其它提出的铁电存储晶体管设计)相比有明显优点。由于浮栅与晶体管沟道之间的阻性耦合，可以用低电压以接近DRAM的速度读写存储器。由于存储单元只由一个晶体管构成，存储器可以有非常高的集成度。最后，从工艺的角度来看，该器件也非常好。铁电材料淀积在平整的金属基片上，减轻了台阶覆盖和界面问题。而且铁电材料的厚度不是临界器件尺寸，即铁电薄膜可以相对厚一点，以减小漏电流。
尽管参照用于非易失性存储应用的FET晶体管说明了本发明，但是本领域的技术人员明白本发明适于其它应用。因此这些应用都包括在下面的本发明权利要求书中。
权利要求
1．一种场效应晶体管，包括形成在半导体材料中的源区和漏区；置于所说源区和漏区之间的沟道区；置于所说沟道区上的电绝缘材料的绝缘层；置于所说绝缘层上的导电材料的浮栅层；置于所说浮栅层上的不导电铁电材料层；所说铁电材料层上的栅极；及将所说浮栅层阻性耦合到至少源区、漏区、和沟道区中的一个上的电阻。
2．如权利要求1的场效应晶体管，其特征在于，所说电阻包括所说绝缘层，所说绝缘层由置于所说沟道区与所说浮栅层之间的绝缘材料构成，所说绝缘层薄得足以通过容许电子遂穿通过所说层而表现为电阻。
3．如权利要求2的场效应晶体管，其特征在于，所说半导体材料是硅，所说电绝缘材料为SiO2。
4．如权利要求1、2或3的场效应晶体管，其特征在于，当电压加到所说栅极上时，所说源区和所说漏区在第一初始电势，所说浮栅层在第二初始电势，所说浮栅层上的电势从所说初始第二电势改变到所说第一电势与所说第二电势之间的半值时所需的时间小于约1秒。
5．如权利要求1、2或3的场效应晶体管，其特征在于，当电压加到所说栅极上时，所说源区和所说漏区在第一初始电势，所说浮栅层在第二初始电势，所说浮栅层上的电势从所说第二初始电势改变到所说第一电势与所说第二电势之间的半值时所需的时间小于约1毫秒。
6．如权利要求1、2或3的场效应晶体管，其特征在于，当电压加到所说栅极上时，所说源区和所说漏区在第一初始电势，所说浮栅层在第二初始电势，所说浮栅层上的电势从所说第二初始电势改变到所说第一电势与所说第二初始电势之间的半值时所需的时间小于约100纳秒。
7．如权利要求3的场效应晶体管，其特征在于，SiO2绝缘层的厚度不大于40埃。
8．如权利要求3的场效应晶体管，其特征在于，SiO2绝缘层的厚度不大于15埃。
9．如权利要求1、2或3的场效应晶体管，其特征在于，所说电阻为耦合到至少所说源区、所说漏区、所说沟道区组成的组中的一个上的制备电阻。
10．如权利要求1、2或3的场效应晶体管，其特征在于，所说电阻是由掺杂多晶硅构成的，并耦合到至少所说源区、所说漏区、所说沟道区组成的组中的一个上的制备电阻。
11．如权利要求1、2或3的场效应晶体管，其特征在于，铁电层包括LiNbO3、BaTiO3、PbTiO3、Bi3Ti4O12、SrBi2TaO9、SrBi2TaxNb1-xO9、和PbZrxTi1-xO3中的一种。
全文摘要
本发明提出了一种新型的单晶体管存储器件,使用铁电材料的极化来存储信息。该器件为浮栅FET,具有铁电材料和电阻,铁电材料置于栅和浮栅之间,电阻最好是由浮栅与晶体管沟道之间的薄SiO
文档编号H01L21/8247GK1211827SQ9811729
公开日1999年3月24日 申请日期1998年8月14日 优先权日1997年9月15日
发明者C·T·布莱克, J·J·韦尔泽 申请人:国际商业机器公司