专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，特别是，涉及具有双极性晶体管和MOS晶体管的BiCMOS半导体器件的制造方法。
对于混合配置双极性晶体管和MOS晶体管的BiCMOS半导体器件的制造方法，在现有技术中提出了各种方案。
在此，参照附图来对其一般的制造方法的一例(第一现有方法)和另一例(第二现有方法)进行说明。第一现有方法图5是说明现有的BiCMOS半导体器件的一般的制造方法的一例(第一现有方法)的图，是由[工序A]～[工序D]组成的制造工序顺序纵截面图。
在第一现有方法中，如图5的[工序A]所示的那样，在半导体衬底(p型半导体衬底)1的预定区域中形成元件分离用的绝缘膜2之后，首先，形成npn晶体管的集电极区域3、基极区域5、成为高浓度集电极区域的引出的n+区域4，接着，形成P阱区域7。
此后，在半导体衬底1的整个表面上形成绝缘膜6(参照图5[工序A])。(该绝缘膜6为栅极氧化膜，通过热氧化膜法形成。)接着，如图5的[工序B]所示的那样，在半导体衬底1的整个表面上形成第一多晶硅膜8，使用感光性树脂(未图示)，来除去形成在基极区域5的预定区域上的第一多晶硅膜8，而形成开孔。接着，在包含该开孔的整个表面上形成第二多晶硅膜9，在该第二多晶硅膜9中导入n型杂质(例如As)。
然后，在MOS晶体管、双极性晶体管的预定区域中有选择地遗留第一多晶硅膜8、n型的第二多晶硅膜9(参照图5[工序B])，分别成为栅极、发射极。
接着，如图5的[工序C]所示的那样，形成侧壁绝缘膜10、绝缘膜11，并且，形成成为pMOS的源极、漏极的p-区域(未图示)、p+区域(未图示)和成为nMOS的源极、漏极的n-区域13、n+区域12。
接着，形成成为双极性晶体管的接枝基极的p+区域14、成为集电极区域的引出的n+区域15(参照图5[工序C])。
下面，如图5的[工序D]所示的那样，在适当的条件下进行热处理，而形成发射极区域32。
接着，在半导体衬底1表面上形成硅化物层33之后，形成层间绝缘层16。接着，在该层间绝缘层16的预定区域中形成接触点，根据需要来进行埋设，在预定区域中形成源极电极26、漏极电极27、基极电极28、发射极电极29、集电极电极30。由此，制造出图5的[工序D]所示的BiCMOS半导体器件。第二现有方法图6是说明现有的BiCMOS半导体器件的一般的制造方法的另一例(第二现有方法)的图，是由[工序A]～[工序C]组成的制造工序顺序纵截面图。
在第二现有方法中，如图6的[工序A]所示的那样，在半导体衬底(p型半导体衬底)1的预定区域中形成元件分离用的绝缘膜2之后，形成成为高浓度集电极区域的引出的n+区域4，接着，形成N阱区域(未图示)，P阱区域7。
然后，在半导体衬底1的整个表面上形成绝缘膜6，接着，形成第一多晶硅膜8(参照图6[工序A])。
接着，如图6的[工序B]所示的那样，使用感光性树脂(未图示)，来在预定区域中形成npn晶体管的集电极区域3和基极区域5。
接着，如图6的[工序C]所示的那样，使用感光性树脂(未图示)，来除去形成在基极区域5的预定区域上的第一多晶硅膜8，而形成开孔。接着，在包含该开孔的整个表面上形成第二多晶硅膜9，在该第二多晶硅膜9中导入n型杂质(例如As)。
然后，在MOS晶体管、双极性晶体管的预定区域中有选择地遗留第一多晶硅膜8、n型的第二多晶硅膜9(参照图6[工序C])，分别成为栅极、发射极。(并且，该[工序C]与上述第一现有方法中的图5[工序B]所示的工序相同。)图6的[工序C]以后，经过上述第一现有方法的图5[工序C]，最终制造出上述的图5[工序D]所示的构造的BiCMOS半导体器件。
比较上述第二现有方法和上述第一现有方法，在上述第一现有方法中，是「在形成基极区域5之后，形成成为栅极氧化膜的绝缘膜6的方法(即，在形成双极性晶体管的基极区域5之后，进行MOS晶体管的栅极氧化的方法)」，与此相对，在第二现有方法中，是「在形成成为栅极氧化膜的绝缘膜6之后，进行MOS晶体管的栅极氧化的方法」，在这点上两者不同。
在第二现有方法中，在「为了保护MOS部的栅极氧化膜，在形成第一多晶硅膜8之后，形成基极区域5」这点上，与第一现有方法不同，其他都是相同的工序。第一问题如上述第一现有方法和第二现有方法那样，在MOS晶体管的制造工序中插入双极性晶体管的制造工序的“现有BiCMOS半导体器件的制造方法”中，需要增加掩模和制造步骤，而存在其数量较多，烦杂的问题。
对于该理由，在以下进行说明。
在成本削减的动向中，MOS晶体管被简化，而且，在标准的MOS晶体管的制造过程中插入双极性晶体管的制造过程的方法实际上会产生困难的问题。例如，当在标准的MOS晶体管的制造过程中插入双极性晶体管的制造过程时，需要附加掩模和制造步骤。
其附加数量与想要附加侧的器件的性能有关。即，把双极性晶体管、MOS晶体管的哪个器件作为“附加”的，随目的而不同，但是，在任一种情况下，如果要确保哪个器件的性能，都要增加追加掩模数量、追加制造步骤数量。第二问题在上述第一现有方法中，如上述那样，是在形成双极性晶体管的基极区域5之后，形成成为MOS晶体管的栅极氧化膜的绝缘膜6的方法(参照上述的图5[工序A])。
在该方法中所制造的BiCMOS半导体器件中，具有不能得到“高性能双极性晶体管”的问题。
其理由是在上述第一现有方法中，由于在形成双极性晶体管的基极区域之后进行MOS晶体管的栅极氧化，通过该栅极氧化，双极性晶体管的基极区域的表面浓度显著降低[参照下述图7的(A)、(B)，特别是(B)]，由此，集电极和发射极的耐压显著降低。
图7是表示在形成基极区域之后进行MOS晶体管的栅极氧化的方法(第一现有方法)中的「距基极表面的深度和载流子(carrier)浓度的关系」的图(曲线图)，(A)表示“基极注入之后的浓度剖面”，(B)表示“栅极氧化后的基极浓度剖面”。
如从图7(B)所看到的那样，通过栅极氧化，双极性晶体管的基极区域的表面浓度显著降低了。
为了避免上述「基极区域的表面浓度降低」，需要扩大纵向的基极宽度，但是，由此会对“通过制造浅接合来提高双极性晶体管的性能”这样的技术解决措施产生致命的缺陷。第三问题在上述第一现有方法中，具有“不能谋求细微化”这样的问题。
其理由是集电极和发射极的耐压的降低在基极区域的边缘部分(即，基极区域和元件分离用的绝缘膜的接触部分)上更显著，由此，必须把发射极和元件分离用的绝缘膜之间的距离确保在某种程度以上。(如果未能把该距离确保在某种程度以上，会引起耐压的降低所引起的“成品率的显著降低”。)
为了避免上述问题，如上述第二现有方法那样，“在栅极氧化之后形成基极的方法”是公知的。
但是，在这样的方法(第二现有方法)中，为了保护MOS部的栅极氧化膜，需要在形成第一多晶硅膜8之后形成集电极区域3、基极区域5(参照上述图6[工序B])，由此，需要提高离子注入的能量。其结果，由于纵向的基极宽度加宽(参照下述图9)，不能得到高性能的双极性晶体管。
图9是表示上述第二现有方法(在形成第一多晶硅膜之后形成基极区域的方法)中的「距基极表面的深度和载流子浓度的关系」的图(曲线图)，表示“基极杂质浓度剖面”。
如从该图9所看到的那样，基极宽度(基极的深度方向的宽度)加宽了。
在考虑了现有的BiCMOS半导体器件的制造方法(第一、第二现有方法)中的上述第一～第三问题的基础上提出本发明。本发明的目的是提供BiCMOS半导体器件的制造方法第一，提高双极性晶体管的性能，而不附加掩模数量并且不对MOS晶体管产生影响，而且，确保稳定的成品率；第二，实现特性的稳定化和可靠性的提高，而不使双极性晶体管的性能变差。
即，本发明提供BiCMOS半导体器件的制造方法，通过用至少3层的多晶硅形成MOS晶体管的栅极部分，而容易地插入双极性晶体管，共用栅极和发射极，并且实现特性的稳定化、可靠性的提高，而不会使双极性晶体管的性能变差。
为了实现上述目的，本发明提供了一种半导体器件(BiCMOS半导体器件)的制造方法，特别涉及具有双极性晶体管和MOS晶体管的BiCMOS半导体器件的制造方法，包括以下工序(1)在第一导电型的半导体衬底(p型半导体衬底)上有选择地形成分离用绝缘膜的下序；(2)有选择地形成成为双极性晶体管的高浓度集电极区域的引出的第二导电型的区域(n+区域)的工序；(3)形成MOS晶体管的第一导电型的阱区域和第二导电型的阱区域的工序；(4)在包含上述第一导电型的阱区域和第二导电型的阱区域的半导体衬底的整个表面上形成绝缘膜和第一多晶硅膜的工序；(5)有选择地除去形成双极性晶体管的区域的上述第一多晶硅膜的工序；(6)在除去了上述第一多晶硅膜的区域中形成第二导电型的区域(集电极区域)；(7)在上述第二导电型的区域(集电极区域)中形成第一导电型的区域(基极区域)的工序；(8)在包含上述第一多晶硅膜和上述第一导电型的区域(基极区域)的半导体衬底的整个表面上形成第二多晶硅膜的工序；(9)除去上述第一导电型的区域(基极区域)上的预定区域的上述第二多晶硅膜和上述绝缘膜而形成开孔的工序；(10)在包含上述开孔的半导体衬底的整个表面上，·形成第三多晶硅膜，在上述第三多晶硅膜中导入第二导电型的杂质的工序，或者，在该工序的基础上还有·形成掺杂了第二导电型的杂质的多晶硅膜(n+多晶硅膜)的工序；(11)在上述第一导电型的阱区域和第二导电型的阱区域的预定区域中，有选择地遗留第一、第二、第三多晶硅膜，另一方面，有选择地遗留第二、第三多晶硅膜以便于对着在上述第一导电型的区域(基极区域)上的预定区域中形成的开孔延伸的工序。](权利要求1，权利要求4)。
本发明所涉及的半导体器件(BiCMOS半导体器件)的制造方法，其特征在于，·在上述(7)的工序中，使用“B”或“BF2”作为在第二导电型的区域(集电极区域)中形成第一导电型的区域(基极区域)时的p型杂质；·上述(10)的工序中的第二导电型的杂质是磷(P)或砷(As)。
当具体说明本发明时，首先，在p型半导体衬底上形成元件分离用绝缘膜、双极性晶体管的n+集电极(n+区域)、MOS部的阱区域，然后，形成栅极氧化膜，接着，形成第一多晶硅膜。
接着，有选择地除去仅形成双极性晶体管的区域的第一多晶硅膜，仅通过上述栅极氧化膜，同时形成集电极区域、基极区域。
接着，在整个表面上形成第二多晶硅膜之后，有选择地除去基极区域的预定区域上的第二多晶硅膜和上述栅极氧化膜，而形成开孔。接着，在包含该开孔的整个表面上形成第三多晶硅膜，导入n型杂质。
在导入n型杂质之后，在预定区域中形成MOS晶体管的栅极和双极性晶体管的发射极。
根据上述方法(本发明所涉及的方法)，能够在栅极氧化后，仅通过栅极氧化膜来形成基极，而能够不必附加掩模来把双极性晶体管插入MOS过程中。
而且，能够不使双极性晶体管的性能变差，来与现有方法相比谋求性能的提高，并且能够确保高的成品率。
本发明所涉及的方法与上述第二现有方法(形成第一多晶硅膜后形成基极区域的方法)不同，是有选择地除去仅形成双极性晶体管的区域的第一多晶硅膜，仅通过栅极氧化膜来形成基极区域的方法。
这样，本发明不会象第二现有方法那样扩大基极宽度(基极的深度方向的宽度)(参照下面的图8)。
图8是表示由本发明所涉及的方法所形成的基极区域中的「距基极表面的深度和载流子浓度的关系」的图，表示“基极杂质浓度剖面”。
从该图8与上述图9(第二现有方法“基极杂质浓度剖面”)的对比可以看出，基极宽度(基极的深度方向的宽度)没有扩大。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中
图1是说明本发明所涉及的半导体器件的制造方法的一个实施例(第一实施例)的图，是由[工序A]～[工序C]组成的制造工序顺序纵截面图2是接着图1[工序C]的由[工序D]～[工序F]组成的制造工序顺序纵截面图；图3是接着图2[工序F]的由[工序G]～[工序I]组成的制造工序顺序纵截面图；图4是说明本发明所涉及的半导体器件的制造方法的另一个实施例(第二实施例)的图，是由[工序A]～[工序B]组成的制造工序顺序纵截面图；图5是说明现有的BiCMOS半导体器件的一般的制造方法的一个例子(第一现有方法)的图，是由[工序A]～[工序D]组成的制造工序顺序纵截面图；图6是说明现有的BiCMOS半导体器件的一般的制造方法的另一个例子(第二现有方法)的图，是由[工序A]～[工序C]组成的制造工序顺序纵截面图；图7是第一现有方法(在形成基极区域之后进行MOS晶体管的栅极氧化的方法)所产生的曲线图，(A)表示“基极注入之后的浓度剖面”，(B)表示“栅极氧化后的基极浓度剖面”；图8是表示用本发明所涉及的BiCMOS半导体器件的制造方法所形成的基极区域中的“基极杂质浓度剖面”的图；图9是表示第二现有方法(在栅极氧化之后形成基极区域的方法)所产生的“基极杂质浓度剖面”的图。
下面，参照附图来对本发明的实施例(第一、第二实施例)进行说明。第一实施例图1～图3是说明本发明所涉及的半导体器件的制造方法的一个实施例(第一实施例)的图，是由[工序A]～[工序I]组成的制造工序顺序纵截面图。
第一实施例所涉及的半导体器件的制造方法，如图1的[工序A]所示的那样，在半导体衬底(p型半导体衬底)1上有选择地形成元件分离用的绝缘膜(区域氧化膜)2，分离元件区域。(如果该绝缘膜2为5000左右，则足够了。)下面，如图1的[工序B]所示的那样，在半导体衬底1的预定区域中形成成为高浓度集电极区域的引出的n+区域4、MOS晶体管的P阱区域7和N阱区域(未图示)。(在这一形成过程中，使用离子注入法，接着，根据需要增加热处理。)接着，在半导体衬底1的整个表面上形成作为栅极氧化膜的绝缘膜6。(该绝缘膜6形成为使热氧化膜具有从100左右到160程度的膜厚。)此后，在包含上述绝缘膜6的半导体衬底1的整个表面上形成第一多晶硅膜8。(该第一多晶硅膜8用于保护作为栅极氧化膜的绝缘膜6而防止感光性树脂等的剥离等，作为其膜厚，500～1000是足够的。)下面，如图1的[工序C]所示的那样，使用感光性树脂19而仅在形成双极性晶体管的区域中有选择地除去第一多晶硅膜8，而形成开孔。
如果在该开孔的形成过程中使用各向异性腐蚀，第一多晶硅膜8就能容易地进行蚀刻。但是，由于在后工序中通过离子注入法来形成集电极区域3、基极区域5(参照下述图2[工序D])，就需要遗留作为栅极氧化膜的绝缘膜6。这样，与绝缘膜6的选择比必须足够大的。(该选择比最好为“＞100”。)在开孔后，使感光性树脂19作为掩模，通过离子注入法注入离子(例如，P，B) (参照图1[工序C])，如图2[工序D]所示的那样，形成集电极区域3和基极区域5。
作为集电极区域3形成时的离子注入的条件，对于发射极-集电极之间的必要的耐压，以能量700～2000KeV；削平(ド-ズ)量1.0～9.0×1013/cm2程度来形成n型杂质例如P。而且，根据需要来增加适当的退火。
另一方面，作为基极区域5形成中的离子注入的条件，以能量10～30KeV；削平量1.0～5.0×1013/cm2程度来形成n型杂质例如B。此时，虽然在成为高浓度集电极区域的引出的n+区域4中导入n型杂质，而n+区域4一方是高浓度的，没有特别的问题。(而且，作为上述p型杂质，可以使用“BF2”)
下面，如图2的[工序D]所示的那样，在包含集电极区域3、基极区域5的半导体衬底1的整个表面上，形成第二多晶硅膜9。(该第二多晶硅膜9为在基极区域5内形成的发射极的掩模，其膜厚为500～1000或以上。)接着，如图2的[工序E]所示的那样，使用感光性树脂20，来在基极区域5的预定区域(形成发射极的部分)开孔。
在该开孔的情况下，虽然使用各向异性腐蚀，但是，该蚀刻需要用绝缘膜6来停止。(其理由是不产生各向异性蚀刻所引起的损伤。当由损伤所引起的缺陷产生时，出现器件泄露的问题。因此，与绝缘膜6的选择比必须足够大的。该选择比最好为“＞100”。)下面，如图2的[工序F]所示的那样，在包含上述开孔的半导体衬底1的整个表面上形成第三多晶硅膜21。
在形成该第三多晶硅膜21时，为了除去在上述开孔部存在的绝缘膜6，用氢氟酸等进行前处理(参照图2[工序E])。
因此，由于发射极·基极之间的绝缘仅是绝缘膜6，则由于上述前处理，双极性晶体管区域的绝缘膜6不会劣化，因此，上述图2的[工序D]中的第二多晶硅膜9的形成需要使其膜厚为500～1000或以上。
另一方面，在上述图2的[工序F]中的第三多晶硅膜21的膜厚可以是适当的厚度，而栅极、发射极总计的厚度为1500～3000程度是足够的。
在该第一实施例中，表示了仅形成栅极、发射极总计的多晶硅的情况。
但是，并不一定仅形成栅极、发射极总计的多晶硅，也可以例如在第三多晶硅膜21上形成钨或钨硅等金属。
然后，如图2的[工序F]所示的那样，使用离子注入法在第三多晶硅膜21中注入n型杂质(例如“As”)。
作为离子注入条件，最好是能量30～70KeV；削平量1.0×1015～1.0×1016/cm2程度。
然后，第一、第二和第三多晶硅膜8，9和21被图形化以形成用于MOS晶体管的栅极和用于双极性晶体管的发射极，如图3中步骤G所示。
下面，如图3的[工序G]所示的那样，在包含双极性晶体管的发射极、MOS晶体管的栅极的整个表面上形成绝缘膜，来进行蚀刻，而在发射极、栅极的侧面上形成绝缘膜24。(该绝缘膜24可以为1000～2000程度。
通过上述蚀刻，遗留一部分区域，而除去绝缘膜6，以形成新的绝缘膜23(参照图3[工序G])。(该绝缘膜23其膜厚为100～300是足够的，而且，热氧化膜可以是CVD膜。)然后，如图3的[工序G]所示的那样，使用感光性树脂22通过离子注入法来形成nMOS的源极、漏极区域的n+区域12、n-区域13(参照下述的图3[工序H])。
此时，在双极性晶体管的n+区域15中导入杂质。可以使用“As”或“P”作为杂质，分别选择适当的能量、削平量，但是，重点是在MOS特性上。
下面，如图3的[工序H]所示的那样，使用感光性树脂25通过离子注入法，而形成p MOS的源极、漏极区域的p+区域、p-区域(都未图示)和成为双极性晶体管的GB(接枝基极)的p+区域14(参照图2[工序I])。通常使用“BF2”作为杂质，选择适当的能量、削平量，但是，在此情况下，重点必须放在MOS特性上。
然后，通过离子注入等形成条件，并且，考虑必要的性能等来进行适当的热处理，而形成发射极区域32(参照图3[工序I])。
接着，如图3的[工序I]所示的那样，在MOS晶体管的源极(n+区域12)、漏极(n+区域12)的各表面和双极性晶体管的基极(p+区域14)、发射极、集电极(n+区域15)的各表面上形成硅化物层33。
接着，在整个表面上形成层间绝缘层16之后，在MOS晶体管、双极性晶体管的预定区域中形成开孔，分别形成源极电极26、漏极电极27、栅极电极(未图示)、基极电极28、发射极电极29、集电极电极30，由此，得到BiCMOS半导体器件(参照图3[工序I])。第二实施例图4是说明本发明所涉及的半导体器件的制造方法的另一个实施例(第二实施例)的图，是由[工序A]～[工序B]组成的制造工序顺序纵截面图。
在第二实施例中，与上述第一实施例相同，在半导体衬底1上依次形成元件分离用的绝缘膜(区域氧化膜)2、成为高浓度集电极区域的引出的n+区域4、P阱区域7、作为栅极氧化膜的绝缘膜6、第一多晶硅膜8、集电极区域3、基极区域5、第二多晶硅膜9(参照上述的图1[工序A]～[工序C]和图2的[工序D])。
下面，如图4的[工序A]所示的那样，使用感光性树脂20，来在基极区域5的预定区域(形成发射极的部分)上设置开孔。
接着，如图4的[工序B]所示的那样，在包含上述开孔的半导体衬底1的整个表面上形成作为导入n型杂质的多晶硅膜的n+多晶硅膜31。(使用“As”或“P”作为上述n型杂质。作为其浓度，需要5.0×1019～1.0×1021/cm3程度。)图4的[工序B]以后(n+多晶硅膜31形成以后)，经过上述第一实施例中的上述图3[工序G]～[工序H]，最终制造出上述图3[工序I]所示的构造的BiCMOS半导体器件。
在该第二实施例中，形成上述第一实施例的图2的[工序F]中的「第三多晶硅膜21，使用离子注入法而导入n型杂质(As)」，在此基础上，在「形成导入n型杂质的多晶硅膜(n+多晶硅膜31」这点上不同，其他与上述第一实施例相同。
本发明，如上述详细记载的那样，其特征在于，把MOS晶体管的栅极构造作为三层构造，在MOS晶体管的制造过程中简单地插入双极性晶体管，而在栅极氧化后，仅通过该栅极氧化膜(薄的氧化膜)，来形成基极区域，由此，产生这样的效果不必附加掩模数量，不会给MOS晶体管产生影响，而能够提高双极性晶体管的性能，进而能够确保稳定的成品率。而且，能够谋求双极性晶体管的细微化。
根据本发明，能够把双极性晶体管的性能改善50％程度，把现有技术中的40～50％程度的成品率稳定在90％以上。
由于基极区域边缘部分不会出现泄露，从而能够实现细微化。而且，在本发明中，如上述第二实施例那样，在使用导入n型杂质的多晶硅膜的情况下，上述效果更加显著。
选择图2作为摘要附图附图中的标号说明在图1中[工序A]2元件分离用绝缘膜1半导体衬底[工序B]6绝缘膜8第一多晶硅膜4n+区域7P阱区域[工序C]19感光性树脂在图2中[工序D]9第二多晶硅膜5基极区域3集电极区域[工序E]20感光性树脂[工序F]21第三多晶硅膜在图3中[工序G]22感光性树脂23绝缘膜24绝缘膜[工序H]13n-区域12n+区域15n+区域25感光性树脂[工序I]26源极电极27漏极电极28基极电极29发射极电极30集电极电极33硅化物层14p+区域32发射极区域在图4中[工序A]6绝缘膜8第一多晶硅膜9第二多晶硅膜20感光性树脂2元件分离用绝缘膜7P阱区域1半导体衬底5基极区域3集电极区域4n+区域[工序B]31n+多晶硅膜在图5中[工序A]6绝缘膜2元件分离用绝缘膜5基极区域4n+区域47P阱区域1半导体衬底3集电极区域[工序B]8第一多晶硅膜9第二多晶硅膜[工序C]10侧壁绝缘膜11绝缘膜14p+区域15n+区域13n-区域12n+区域[工序D]26源极电极27漏极电极28基极电极29发射极电极30集电极电极33硅化物层32发射极区域在图6中[工序A]8第一多晶硅膜2元件分离用绝缘膜6绝缘膜7P阱区域1半导体衬底4n+区域5基极区域3集电极区域[工序C]9第二多晶硅膜8第一多晶硅膜5基极区域
权利要求
1.BiCMOS半导体器件的制造方法，所述BiCMOS半导体器件具有双极性晶体管和MOS晶体管，其特征在于，包括(1)在第一导电型的半导体衬底上有选择地形成分离用绝缘膜的工序；(2)有选择地形成成为双极性晶体管的高浓度集电极区域的引出的第二导电型的区域的工序；(3)形成MOS晶体管的第一导电型的阱区域和第二导电型的阱区域的工序；(4)在包含上述第一导电型的阱区域和第二导电型的阱区域的半导体衬底的整个表面上形成绝缘膜和第一多晶硅膜的工序；(5)有选择地除去形成双极性晶体管的区域的上述第一多晶硅膜的工序；(6)在除去了上述第一多晶硅膜的区域中形成第二导电型的区域；(7)在上述第二导电型的区域中形成第一导电型的区域的工序；(8)在包含上述第一多晶硅膜和上述第一导电型的区域的半导体衬底的整个表面上形成第二多晶硅膜的工序；(9)除去上述第一导电型的区域上的预定区域的上述第二多晶硅膜和上述绝缘膜而形成开孔的工序；(10)在包含上述开孔的半导体衬底的整个表面上，形成第三多晶硅膜，在上述第三多晶硅膜中导入第二导电型的杂质的工序；(11)在上述第一导电型的阱区域和第二导电型的阱区域的预定区域中，有选择地遗留第一、第二、第三多晶硅膜，另一方面，有选择地遗留第二、第三多晶硅膜以便于对着在上述第一导电型的区域上的预定区域中形成的开孔延伸的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在上述(7)的工序中，使用“B”或“BF2”作为在第二导电型的区域中形成第一导电型的区域时的p型杂质。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，上述(10)的工序中的“在第三多晶硅膜中导入的第二导电型的杂质”是磷(P)或砷(As)。
4.半导体器件的制造方法，其特征在于，在包含上述(1)～(11)的工序的权利要求1所述的半导体器件的制造方法中，在上述(10)的工序中还有(10’)在包含上述开孔的半导体衬底的整个表面上，形成掺杂了第二导电型的杂质的多晶硅膜的工序。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，上述第二导电型的杂质是磷(P)或砷(As)。
全文摘要
本发明提供一种双极CMOS半导体器件的制造方法,不增加掩模数量,能够提高双极晶体管的性能,并确保稳定的特性和高的成品率。使栅极构造为三层构造,在MOS晶体管的制造过程中插入双极性晶体管,由此,在栅极氧化后,仅通过该栅极氧化膜(薄的氧化膜),来形成基极区域。
文档编号H01L21/70GK1208251SQ9811716
公开日1999年2月17日 申请日期1998年8月12日 优先权日1997年8月12日
发明者岩本泰彦 申请人:日本电气株式会社