专利名称：滤波器结构及其制造方法
技术领域：
本发明一般涉及电子器件，更具体地涉及半导体器件结构及其制造方法。
背景技术：
如今，电子滤波器被用来抑制噪声、滤除不要的信号，或以某些方式处理输入信号的特性。典型的基于半导体的滤波器设计包括感应器、电阻器和/或电容网络。这种电容网络常常与分立的瞬态电压抑制(TVS)器件，比如齐纳二极管，一起放置在单一芯片上以提供除了信号处理外的静电放电(ESD)防护。TVS器件的电容贡献常常被用来进一步对滤波器特性成形。
椭圆滤波器或考尔(Cauer)滤波器是一种利用感应器和电容器的滤波器设计。在某些应用中，比如电磁干扰(EMI)或通用串行总线(USB)滤波器应用中需要椭圆滤波器，因为它们在通带和阻带上有相等的脉动、有锐截止特性、对于其带阻特性有相对低的群时延以及相对于其它经典的滤波器设计，比如切比雪夫(Chebyshev)滤波器有卓越的阻带衰减。
基于半导体的滤波器的设计者面临的一个挑战是在尽可能小的空间提供一种有效设计以满足一些应用的尺寸要求。这种挑战常常是困难的，尤其是在滤波器设计包括与TVS器件在一起的感应器和电容器结构的时候。
因此，需要一种结构及其制造方法来改进无源元件和TVS器件的集成以满足以上所述的和其它的挑战。
图1为一个现有技术的椭圆滤波器电路示意图；图2为依据本发明的一个实施例的滤波器电路示意图；图3为一个包括依据本发明的图2滤波器电路的实施的结构的一部分的放大俯视图；图4为图3器件的一部分的放大分解图；图5为沿着参考线5-5截取的图3器件的一部分的放大截面图；图6依据本发明的一个器件的实施例的放大的部分截面图；图7为沿着参考线7-7的图3器件的一部分的放大的部分截面图；图8为依据本发明的图6所示器件的一个实施例的放大俯视图；图9至图14为依据本发明的一个集成器件在不同制造阶段的放大的部分截面图；图15为图9至图14所示的集成器件的另一部分的放大的部分截面图；图16为依据本发明的器件的另一个实施例的放大的部分截面图；以及图17至图19为依据本发明的另一个实施例的图6所示器件的不同实施方式的放大俯视图。
为了简明清晰的表示，图中元件末必按比例绘制，并且不同图中的相同参考编号表示相同元件。另外，为了简化描述，省略了众所周知的步骤、元件的描述和详细信息。此处使用的载流电极是指器件的元件，其载有流过所述器件的电流，比如MOS晶体管的源极或漏极、双极晶体管的发射极或集电极，或二极管的阴极或阳极，控制电极是指器件的元件，其控制电流流过所述器件，比如，MOS晶体管的栅极或双极晶体管的基极。尽管此处阐述的器件是某些N沟道或P沟道器件，本领域的技术人员应当明白与本发明一致的互补的器件也是可以的。为了附图的清晰，器件结构的掺杂区表示成具有直线边缘和精确角度的拐角。然而，本领域的技术人员应理解由于掺杂物的扩散和激活，掺杂区的边缘一般不是直线的且拐角不具有精确角度。
具体实施例方式
图1示意性地显示了一个现有技术的电路实施例，其描绘了一个具有输入201和输出203的椭圆滤波器结构215。滤波器215包括并联于线性电容器207的感应器211以形成第一谐振电路。感应器212并联于线性电容器208以形成第二谐振电路。第一TVS器件237连接在感应器211的第一端子226和公共回路端子209之间。
第二TVS器件238连接在端子209和公共连接点之间，所述公共连接点连接到感应器211第二端子227和感应器212第一端子229。第三TVS器件239连接在感应器12的第二端子228和端子209之间。
图2示意性地显示了一电路的实施例，该电路描绘了一个依据本发明的实施例的具有输入101和输出103的椭圆滤波器结构15。结构15包括并联于浮动电容器17的感应器11以形成第一谐振电路。
感应器11包括输入端子26和输出端子27。结构15进一步包括并联于浮动电容器18和19的感应器12。感应器12包括输入端子29和输出端子28，输入端子29是与输出端子27的公共连接点。第一TVS器件337连接在输入端子26和公共回路端子109之间。第二TVS器件338连接在输入端子29和公共回路端子109之间，以及第三TVS器件339连接在输出端子28和公共回路端子109之间。
依据本发明，浮动电容器17包括，比如第一MOS电容器，并且浮动电容器17与TVS器件337结合或集成进单一器件或器件46。浮动电容器18包括，比如第二MOS电容器，并且浮动电容器18与TVS器件338结合或集成进单一器件或器件43。浮动电容器19包括，比如第三MOS电容器，并且浮动电容器19与TVS器件339结合或集成进单一器件或器件44。这些器件的电容依据滤波器或结构15的输出要求或规格调整。
以下描述参考图3、图4和图5。图3为具有根据本发明的图2所示结构15的半导体器件10的实施例的一部分的放大俯视图。通过箭头以总体方式确定结构15。图中显示器件43、44和46连接于感应器11和12。在该实施例中，感应器11和12包括叠层或多层结构。如本领域的技术人员将要了解的，集成半导体感应器，比如感应器11或感应器12或它们的组合，可用来形成几种类型的滤波器，包括贝塞尔(Bessel)、带通、切比雪夫和/或椭圆滤波器。应当进一步了解的是感应器11和12可包括单层感应器。图4为图3中的感应器结构11和12的一部分的放大分解图。一般地，图5为沿着图3中的参考线5-5截取的第一叠层感应器11的一部分的放大截面图。图5显示的为穿过图3中感应器11的引线(legs)30、31、32、33和34剖切的截面。
感应器11形成为包括第一感应器元件14和第二感应器元件13。第一感应器元件14形成以覆在基片37的表面的第一部分上，且第二感应器元件13形成且覆在元件14上。元件14以一种图案形成，这种图案在元件14的邻近部分之间提供电磁耦合从而为元件14提供大于直线导体的电感。元件13以相似的图案形成而覆在元件14上以使得元件13的图案能提供元件13的邻近部分之间的电磁耦合从而为元件13提供大于直线导体的电感。进一步地，元件13和元件14是相互磁耦合的。
另外，所述的图案以及元件14和13的叠加邻近在元件13和14之间提供了电磁耦合从而使元件13和14为感应器11形成了大于元件13的单独电感和元件14的单独电感之和的电感。典型地，元件14的邻近部分大约相隔一至六(1-6)微米，元件13的邻近部分大约相隔一至十(1-10)微米。元件13通常相距元件14零点五至二(0.5-2)微米从而保证在元件13和14之间有充分的耦合。在节点16，元件13的一个末端或端子电连接到元件14的一个末端或端子从而在元件13和14之间提供电连接。元件14的第二端子的功能是作为感应器11的端子26，元件13的第二端子的功能是作为感应器11的端子27。
感应器12形成为包括第一感应器元件22和第二感应器元件21。第一感应器元件22形成以覆在基片37的表面的第二部分上，且第二感应器元件21形成且覆在元件22上。元件22以一种图案形成，这种图案在元件22的邻近部分之间提供电磁耦合从而为元件22提供大于直线导体的电感。元件21以相似的图案形成而覆在元件22上以使得元件21的图案在元件21的邻近部分之间提供电磁耦合从而为元件21提供大于直线导体的电感。另外，所述的图案以及元件22和21的叠加邻近在元件22和21之间提供了电磁耦合从而使元件22和21为感应器12形成了大于元件21的单独的电感和元件22的单独的电感之和的电感。在节点23，元件21的一个末端或端子电连接到元件22的一个末端或端子从而在元件22和21之间提供电连接。元件22的第二端子的功能是作为感应器12的端子28，元件21的第二端子的功能是作为感应器12的端子29。
在一个实施例中，元件13和14形成为方形螺旋的形式。然而，元件13和14的每一个都可形成为其它的形式，所述形式在元件13的邻近部分之间提供相互的磁通耦合，在元件14的邻近部分之间提供相互的磁通耦合，且在元件13和14之间也提供相互的磁通耦合。比如，元件13和元件14可形成为圆形螺旋或细长的螺旋或任何已知的提供磁通耦合的形式。在该优选实施例中，元件14从节点26开始并以顺时针方向在基片37表面的上方延伸直到在端子26处终止。元件13从节点16开始并以顺时针方向覆在部分元件14上延伸直到在端子27处终止，所述元件14的部分具有和元件13的相应部分基本相同的半径。感应器12的形成与感应11类似。元件22从节点23开始并以顺时针方向在基片37表面的上方延伸直到在端子28处终止。元件21从节点29开始并以顺时针方向覆在元件22的类似部分上延伸直到在端子23处终止。图4中的分解图辅助显示了元件13、14和元件21、22之间的覆盖关系。
参照图3和图5，元件14通常包括导体41和覆盖电介质39。元件13通常包括导体42和覆盖电介质40。典型地，导体41和42由低电阻导体材料比如金属组成，以最小化串联电阻。用于导体41和42的材料通常具有不大于大约四至五(4-5)微欧姆-厘米(micro ohm-cm)的电阻率。元件13和14通常形成且覆在基片37的第一部分的上面。电介质38通常在基片37的表面上形成以使感应器11和基片37电绝缘。导体41在电介质38的表面上以元件14的期望的图案形成。比如，可将掩膜应用于电介质38上并构成图案以暴露电介质38的要形成导体41的部分。可替代地，导电材料层淀积而覆在电介质层38上，随后用常规光刻工艺和刻蚀工艺构成图案以形成导体41。之后，电介质39形成且覆在导体41上。电介质39可以不形成在导体41的形成有节点16的部分上。导体42形成在电介质39的覆在导体41的顶面上的表面上。导体42也形成在导体41的形成有节点16的表面上。电介质40可选地应用于覆盖导体42以使导体42与器件10的其它元件电绝缘。
感应器12以类似于感应器11的方式形成。元件22包括类似于导体41的导体和类似于电介质39的覆盖电介质。元件21包括类似于导体42的导体和类似于电介质40的覆盖电介质。节点23以类似于节点16的方式形成。
图6为一个集成线性(即，电压独立的)浮动电容器或MOS电容器结构或电容器/TVS结构或器件61的高度放大的部分截面图，所述器件61适合用作依据本发明第一实施例的结构15中的器件43、44和/或46。器件61包括半导体基片或区域37，比如，所述半导体基片37是具有掺杂浓度大约为1.0×1019原子/厘米3(atoms/cm3)的<100>p型导电基片。在一个实施例中，基片37包括硅。可替换地，基片37包括别的半导体材料，比如IV-IV或III-V材料。另外，应当理解词汇半导体基片是指半导体材料区域，并且这可包括半导体晶片、在半导体晶片内形成的半导体材料区、形成且覆在半导体晶片上的半导体材料层或形成且覆在绝缘层或绝缘材料上的半导体材料层。
掺杂或扩散的阱区62在区域37内形成，且从主表面64延伸。在该实施例中，阱区62具有n型导电性，且具有大约1.0×1020原子/厘米3的掺杂浓度。阱区62的浓度选择成使得电容器的阈值电压VT为高且是负的，并且电容特性在预期工作电压范围之内基本上是不变的。比如，阱区62的高的掺杂浓度(如，大于1.0×1019原子/厘米3的表面浓度)对0伏至10伏范围内的栅-阱电压产生不变的电容/电压特性。依据本发明，阱区62形成电容器元件的一个板极和TVS元件的一个电极或结。
绝缘或钝化层67形成且覆在主表面64和阱区62上，且所述钝化层67包括二氧化硅、淀积氧化物、氮化物，旋装玻璃、它们的组合或之类的。开口60和70在层67内形成，且钝化或电容性层68在一个开口中形成并且包括，比如，氧化物。依据器件61的期望电容/电压特性选择层68的厚度。作为举例，当层68包括氧化硅时，层68的厚度从大约0.005微米至大约0.05微米。应当理解层68也可包括其它材料，比如氮化硅、五氧化二钽、钛酸钡锶、二氧化钛或它们的组合，包括与氧化硅的组合或之类的。
第一接触部或导电层69通过开口70形成且覆在层68上以形成第一电容器极板，并且第二接触部或导电层71通过开口60形成且如图所示的与阱区62接触。作为举例，接触部69和71包括金属、掺杂的多晶半导体材料、它们的组合或之类的。在该实施例中，阱区62形成第二电容极板。器件61被称为是浮动的是因为形成在阱区62和基片37之间的pn结使接触部69和71与地或基片37绝缘。这支持某些滤波器或电路设计，比如椭圆滤波器。
器件61被称为是集成的是因为它是同时起电容性或浮动电容器元件和瞬态电压抑制(TVS)元件作用的单一器件。也就是说，浮动电容器的一个极板与TVS器件的一部分是一整体。在器件61中，由接触部69、层68和阱区62形成的MOS电容器为器件43、44和/或46提供浮动电容性元件(比如，图2中的电容器17、18和/或19)，并且形成在阱区62和基片37之间的pn结为器件43、44和/或46提供TVS器件(例如，图2中的二极管337，338和/或339)。依据本发明，因为器件61是集成的，所以它具有，比如，比已有技术的非集成器件要低的电阻。
从图6看很明显，在该实施例中，形成在阱区62和基片37之间的pn结的面积大于由接触部69、层68和阱区62的重叠部分形成的MOS电容器的面积。这是因为阱区62完全包围MOS电容器结构(即，是连续的，在层68下没有中断)，并且阱区62的一部分提供了与接触部71的顶端接触，这就为电容器形成了底部电极。MOS电容器和pn结二级管区域之间的相互依赖允许这两种元件或器件集成或组合在一起以支持诸如椭圆滤波器之类的应用。
图7为依据本发明的沿参考线7-7截取的图3中器件10的高度放大的部分截面图。在该部分截面图中，如图6中的集成器件61一样，器件46、44和43表现为图3中结构15的实现。
图8显示了依据本发明的器件61的一个实施例的部分上视图。在该实施例中，如结合图6所描述的，阱区62用轻轻的阴影显示以表明它是基片37内的一连续区域。在该实施例中，阱区62包括圆形部分620和矩形状部分621，圆形部分620用以界定器件61的MOS电容器元件，矩形部分621为电极71(在图6中显示)提供一方便的结构以通过层67中的开口60接触到阱区62。层67中的开口70的实施例进一步界定了器件61的MOS电容性元件。应当理解，阱区62的部分620和621可包括其它的形状，包括方形、多边形、圆形、三角形、它们的组合或之类的。另外，部分621可有圆形的拐角。此外，应当理解开口60的形状包括其它的形状，包括圆形、方形、矩形、三角形、它们的组合或之类的。
现在转到图9至图15，现在描述的是一种在半导体基片上制造具有其它电子元件的器件61的方法。应当理解，以下描述的所有或一部分其它电子元件可与器件61集成在一起。应当理解，导电类型的选择只是示例性的，比如，在本发明的其它实施例中，导电类型可反转过来。
图9为集成器件100在制造的一早期阶段的高度放大的部分截面图。器件100包括半导体基片137，其包括，比如，掺杂浓度是大约1.0×1019原子/厘米3的<100>p型硅基片。基片137可包括其它半导体材料，比如IV-IV或III-V半导体材料。
第一钝化层670形成且覆在基片137的主表面138上。作为举例，层670包括厚度为大约0.7微米至大约1.0微米的热生长氧化硅层。接着，用常规光刻和刻蚀工艺在层670内形成开口102。接着，n型掺杂物通过开口102引入进基片137以形成阱区162。作为举例，阱区162是用离子注入、旋转掺杂或化学气象淀积工艺形成的。在一个实施例中，阱区162是用磷化学汽相淀积工艺形成的，且表面浓度是大约1.0×1020原子/厘米3，深度是大约1-2微米。应当理解，阱区162的掺杂分布是可变的，且其依赖于MOS电容器/TVS器件组合的预期电容和击穿电压特性。应当进一步理解的是，阱区162可用与上述硬掩膜方法相反的光掩膜离子注入形成。
图10为集成器件100在接下来的制造步骤中的高度放大的部分截面图。经过常规的清洗步骤后，第二钝化层770形成且覆在层670上且其在开口102之内。作为举例，层770包括厚度为大约0.7微米至大约1.0微米的热生长氧化硅。当层770包括热氧化物的时候，如图10所示的，由于热氧化物的生长动力学，层670之上的层770的厚度要比开口102之内的层770的厚度薄。当层770包括淀积膜时，它的厚度更均匀。在一个实施例中，层670和层770一起形成如图6所示的钝化层67。
接着，用常规光刻和刻蚀工艺在层770和670内形成开口103和104。
图11为集成器件100在接下来的制造步骤中的高度放大的局部截面图。钝化层或电容性层680形成且覆在主表面138和层770、670上。作为举例，层680包括干氧化硅层，且厚度为大约0.005微米至大约0.05微米。接着，导电层或多晶半导体层形成且覆在层680上。作为举例，所述的多晶半导体层包括多晶硅，其或者在原处掺杂，或者随后用，比如离子注入掺杂。用常规光刻或刻蚀工艺来构成多晶半导体层的图案以形成，比如，电阻层109和第一接触层169。在一实施例中，其中使用的是随后掺杂(即，不是原处掺杂)的多晶硅，掺杂步骤在一实施例中发生在层109和层169构成图案之后。在一可选实施例中，所述层在光刻和刻蚀步骤之前掺杂。接着，通过开口104形成n型掺杂区164，并且其从主表面138延伸进基片137。作为举例，用离子注入和退火/扩散工艺形成区域164。在一个实施例中，区域164形成pn结器件以用作低泄漏齐纳二极管。
图12为集成器件100的进一步制造步骤中的高度放大的部分截面图。第三钝化层870形成且覆在器件100上，且其包括，比如，淀积氧化物。在一个实施例中，层870包括用四乙基原硅酸盐(tetraethylorthosilicate)源形成的淀积氧化物，且其厚度为大约0.4微米至大约0.7微米。在一个实施例中，当区域164用离子注入工艺掺杂的时候，区域164在层870形成之后退火。接着，保护或掩膜层形成且覆在层870上。作为举例，层872包括光阻层或硬掩膜层。接着，用常规刻蚀工艺在接触部169之上形成开口106，在电阻层109之上形成开口107和108，在区域164上形成开口111。
图13为集成器件100在进一步的制造步骤中的高度放大的部分截面图。在掩膜层872去除后，用另外的n型掺杂剂掺杂区域164之内的主表面138以形成接触区166。接着，保护层或掩膜层873形成且覆在器件100上。作为举例，层873包括光阻层和硬掩膜层。接着，用常规工艺，开口113形成且覆在基片137的一部分上，在阱区162的一部分之上形成开口114。
图14为集成电路器件100在随后的制造步骤中的高度放大的局部截面图。导电层形成且覆在器件100上。作为举例，所述导电层包括金属或掺杂多晶半导体材料。在一个实施例中，所述导电层包括铝或铝合金(比如，硅铝合金(AlSi))，且其厚度为大约2.0微米。接着，用常规光刻或刻蚀工艺构成所述导电层的图案以形成接触部171、接触部269、电阻接触部173和174、基片或接地接触部176以及接触部177，其中，接触部171连接到阱区162，接触部269在接触部169之上，电阻接触部173和174连接到电阻层109，基片或接地接触部176连接到基片137上，以及接触部177连接到区域166和164。如图14所示的实施例中，器件100包括依据本发明的集成浮动电容器/TVS结构61，且其方便地与电阻结构311、二极管结构312和接地接触部170集成在一起。
图15为进一步处理后器件100的另一部分的高度放大的部分截面图。一个或更多个导电层形成且覆在器件100上，并且构成图案以形成感应器结构912。在一个实施例中，感应器结构912设置为相似于结合图4所述的感应器11和12。在一个实施例中，感应器912包括由，比如，电镀或其它淀积工艺形成的铜。在另一个实施例中，最终钝化层1001形成且覆在感应器结构912和层870上。作为举例，层1001包括xxx。在一可选实施例中，图4和图5的感应器11和/或12方便地与器件100集成在一起，且电介质层38被，比如，层870代替。
图16为依据本发明的一个集成电容器或浮动电容器/TVS结构或器件261的另一个实施例的高度放大的部分截面图。在该实施例中，浮动电容器的一个极板和TVS结构的掺杂区域集成在一起。比如，器件261包括集成有TVS二极管器件的金属-绝缘体-金属或MIM器件。导电层71形成且覆在层67上并且连接在n型阱区62和电容性层68之间，所述n型阱区62与基片37形成pn结，并且所述电容性层68覆在导电层71的一部分上。尽管导电层71显示为材料的单一层，但应当理解的是，导电层71可包括导电材料的多层的组合，并可进一步包括通孔以将各导电层相互连接到阱区62。接着，第二钝化层270形成且覆在层67和导电层71上。作这举例，层270包括厚度为大约1.0微米至大约6.0微米的淀积氧化物。接着，层270构成图案以暴露部分导电层71。接着，绝缘、钝化或电容性层68形成且覆在导电层71上，并且导电层69接着形成且覆在钝化层68上。导电层69形成器件261的电容性元件的一个导电极板，导电层71形成所述电容性元件的另一个极板。在该实施例中，导电层71连接在电容性层68和阱区62之间， 并且与器件261的TVS元件的电极一样，所述器件261包括基片37和阱区62。
图17为依据本发明的器件61的另一实施例的俯视图。在该实施例中，阱区62成形为包括矩形部分623和半圆形部分622。半圆形部分622的直径827和矩形部分726的高度826相等。还显示了如图6和图8中所描述的开口60和70。应当理解，开口60的形状可包括其它形状，包括圆形、矩形、三角形、它们的给合或之类的。
图18为依据本发明的器件61的另一实施例的俯视图。在该实施例中，阱区62成形为包括矩形部分626和半圆形部分624。半圆形部分624的直径828小于矩形部分626的高度826。也就是说，半圆形部分624相对于矩形部分626向里偏移或放置。还显示了如图6和图8中所描述的开口60和70。应当理解，开口60的形状可包括其它形状，包括圆形、矩形、三角形、它们的组合或之类的。
图19为依据本发明的器件61的另一实施例的俯视图。在该实施例中，阱区62成形为包括第一和第二相对的半圆形部分627和628。半圆形部分627的直径829小于半圆形部分628的直径830。也就是说，半圆形部分627相对于半圆形部分628向里偏移或放置。还显示了如图6和图8中显示的开口60和70。应当理解，开口60的形状可包括其它形状，包括圆形、方形、矩形、三角形、它们的组合或之类的。
鉴于以上所述的，很明显已经提供了一种集成浮动电容器/TVS结构以及一种制造方法。所述结构节省空间，且当形成谐振结构的时候，比如，椭圆滤波器，所述结构很容易与其它器件元件集成在一起，且能提供与已有技术滤波器设计相同或更好的性能。
虽然已经参照本发明的具体实施例描述和阐明了本发明，但这并不是要将本发明限制在这些示例性的实施例中。本领域的技术人员将会认识到在不脱离本发明的情况下可以做出变更和改变。因此，本发明包括所有这样的改变和变更并且都落在所附的权利要求书的范围内。
权利要求
1.一种滤波器结构，包括；具有第一导电类型的半导体基片，其具有第一主表面；第一浮动电容器器件，其邻近所述第一主表面形成；以及第一瞬态电压抑制器件，其邻近所述第一主表面形成，其中所述第一浮动电容器器件和所述第一瞬态电压抑制器件共享形成在半导体基片内的具有第二导电类型的掺杂区。
2. 如权利要求1所述的滤波器结构，其进一步包括第一多层感应器，其覆在所述半导体基片的至少一部分上，所述第一多层感应器具有第一端子和第二端子，所述第一多层感应器还具有第一导体、第二导体和第一电介质，所述第一导体覆在所述半导体基片的所述部分上，所述第二导体覆在所述第一导体的至少一部分上，所述第一电介质设置在所述第一导体和所述第二导体之间。
3.如权利要求1所述的滤波器结构，其中所述掺杂区包括第一部分，其用来形成MOS电容器；以及第二部分，其用来形成到所述MOS电容器的接触区。
4.如权利要求3所述的滤波器结构，其中所述所述第一部分是圆形的，且其中所述掺杂区在所述第一部分之内是连续的。
5.一种半导体滤波器结构，包括具有第一导电类型的半导体基片，其具有第一主表面；在所述半导体基片内形成的第一掺杂区，其具有第二导电类型，其中所述第一掺杂区形成TVS器件；以及浮动电容器器件，其具有第一极板、电容性层以及第二极板，所述第一极板与所述第一掺杂区集成为一体，所述电容性层覆在所述第一极板的一部分上，所述第二极板覆在所述电容性层上。
6.如权利要求5所述的滤波器结构，进一步包括第一多层感应器，其覆在所述半导体基片的至少一部分上，所述第一多层感应器具有第一端子和第二端子，所述第一多层感应器还包括第一导体、第二导体、以及第一电介质，所述第一导体覆在所述半导体基片的所述部分上，所述第二导体覆在所述第一导体的至少一部分上，所述第一电介质设置在所述第一导体和所述第二导体之间。
7.如权利要求6所述的滤波器结构，进一步包括连接到所述第一多层感应器的第二多层感应器。
8.一种形成半导体滤波器结构的方法，其步骤包括提供具有第一导电类型的半导体基片，其具有第一主表面；在所述半导体基片内形成具有第二导电类型的第一掺杂区，其中所述第一掺杂区形成TVS器件；以及形成浮动电容器器件，其具有第一极板、电容性层以及第二极板，所述第一极板与所述第一掺杂区集成为一体，所述电容性层覆在所述第一极板的一部分上，所述第二极板覆在所述电容性层上。
9.如权利要求8所述的方法，其中所述形成所述浮动电容器的步骤包括形成连接在所述第一掺杂区和所述电容性层之间的导电层，以形成所述第一极板。
10.如权利要求8所述的方法，其中所述形成所述浮动电容器的步骤包括使用所述第一掺杂区的一部分以形成所述第一极板。
全文摘要
在一个实施例中，具有第一导电类型的阱区形成在具有相反导电类型的半导体基片内。所述阱区形成浮动电容器的一个极板和瞬态电压抑制器件的电极。
文档编号H03H3/007GK101090260SQ20071011004
公开日2007年12月19日 申请日期2007年6月12日 优先权日2006年6月16日
发明者苏达哈玛·C.·沙斯特里, 马克·A.·托马斯, 瑞安·J·赫尔利, 大卫·M.·海明格尔, 闻叶廷 申请人:半导体元件工业有限责任公司