延迟电路的制作方法

专利名称：延迟电路的制作方法
技术领域：
本发明涉及一种延迟电路，具体，涉及一种具有取决于温度的延 迟特性的延迟电路。
背景技术：
半导体器件通常具有温度特性，由此使得特性随温度变化。信号 延迟特性是这种温度特性之一。如果工作电源电压较高，那么信号延 迟特性表现出正温度系数，示出延迟随温度的增加而增加。另一方面， 如果工作电源电压较低，那么延迟特性显示出负温度系数，表现出延 迟随温度的减小而增加。半导体器件包括用于调整信号时间的延迟电 路。在延迟电路中，如果工作电源电压较低，那么延迟特性也显示出 负温度系数。
近年来，半导体器件在低工作电源电压下工作。特别地，便携式 器件、逻辑装置等的存储器通过使用较低的电压来减小功耗的需求不 断增加。由此，在这种半导体器件中，信号延迟特性的负温度系数变 为更明确。信号延迟特性的较大负温度系数导致外部输入信号的时间 调整的困难，这需要减小工作速度。在日本未审查专利申请公开号
2003-273712中，公开了一种用于减小延迟电路的延迟特性的负温度系 数的技术(在下文中称为相关技术)。
延迟电路典型地被配置为多级延迟电路，包括多级连接的多个延 迟电路。图15示出了根据相关技术的多级延迟电路100的电路图。如图 15所示，多级延迟电路100包括串联连接的延迟电路101和102。在延迟 电路101和102的每一个中，电阻器R和由MOS晶体管MC构成的电容器 被连接到反相器INV的输出。 用于多级延迟电路100的电容器利用MOS晶体管MC的寄生电容形 成。当MOS晶体管MC未被导通时，电容器的电容值较小，当MOS晶体 管MC导通时，其较大。MOS晶体管MC的阈值电压具有温度特性。
例如，由PMOS晶体管构成的MOS晶体管MC的阈值电压随温度增 加而变为更高。另一方面，由NMOS晶体管构成的MOS晶体管MC的阈 值电压随温度增加而变为更低。因此，电容器的电容值大的电压范围 随温度增加而变为更宽。由此，由电阻器R和电容器确定的时间常数随 温度增加而变为更高。此外，延迟电路101和102的输出信号的延迟时 间随温度增加而变为更长。因此，多级延迟电路100借助于MOS晶体管 MC的寄生电容的温度特性，总体上减小延迟电路的延迟特性的负温度 系数。
多级延迟电路100还包括复位晶体管RTr。延迟电路101的复位晶体 管RTr导致延迟电路101的输出信号迅速地上升。另一方面，延迟电路 102的复位晶体管RTr导致延迟电路102的输出信号迅速地下降。因此， 复位晶体管RTr导致延迟电路101和102的输出信号迅速地上升或下降。
在多级延迟电路100中，延迟信号被输入到后一级中连接的延迟电 路的反相器INV。此外，该延迟电路被彼此反相。例如，如果一级中的 延迟电路延迟了上升沿，那么该延迟电路利用输入信号的上升沿的延 迟输出下降沿。然后，后一电路中的延迟电路利用来自前一级延迟电 路的信号的下降沿的延迟输出上升沿。
但是，本发明人认识到以下几点。在多级延迟电路100中，复位晶 体管RTr响应于输入信号IN变为非导通。因此，每个延迟电路的输出开 始改变时的时间对应于反相器INV的输出改变时的时间。当NMOS晶体 管N1变为导通之后PM0S晶体管PI变为非导通时，第一级中的延迟电路 101的反相器INV的输出发生了变化。NMOS晶体管Nl是高阈值晶体管，
而PM0S晶体管P1是低阈值晶体管。在NM0S晶体管N1变为导通之后， 延迟发生，直到PM0S晶体管P1变为非导通。该延迟在反相器中引起延 迟。另一方面，当PMOS晶体管P2变为导通之后NMOS晶体管N2变为不 导通时，后一级中的延迟电路102的反相器INV的输出改变。PMOS晶 体管P2是高阈值晶体管，以及NMOS晶体管N2是低阈值晶体管。在 PMOS晶体管P2变为导通之后，延迟发生，直到NMOS晶体管N2变为不 导通。该延迟在反相器中引起延迟。
图16示出了根据相关技术的多级延迟电路100的工作时序图。如图 16所示，在每个延迟电路的反相器INV的输入改变之后，多级延迟电路 100产生了延迟时间A，这改变了其输出。因为延迟时间A是反相器INV 的延迟，因此它具有与晶体管阈值的温度特性一致的温度特性。延迟 时间A的温度特性显示出与其他电路中一样的负温度系数。如果延迟时 间A的负温度系数大于由电阻器和电容器产生的延迟时间的正温度系 数，那么多级延迟电路100不能产生显示出正温度系数的整个电路的延 迟时间。换句话说，在相关技术的延迟电路中，由电阻器和电容器产 生的延迟时间的正温度系数被反相器INV的延迟时间抵消。此外，因为 由多级延迟电路100产生的延迟时间的温度特性是反相器INV的延迟时 间的负温度系数和由电阻器和电容器产生的延迟时间的正温度系数的 混合，因此延迟时间的计算十分复杂，以及难以准确地设置延迟时间。

发明内容
在一个实施例中，提供一种延迟电路，包括延迟时间设置电路、 第一晶体管和第二晶体管。延迟时间设置电路根据输入信号设置输出 信号的延迟时间。第一晶体管被连接到延迟时间设置电路的输入端。 第一晶体管将第一电压设置到延迟时间设置电路的输入端。第二晶体
管被连接到延迟时间设置电路的输出端。第二晶体管将延迟时间设置 电路的输出端复位到第二电压，以及在第一电压被设置之后，清除该 延迟时间设置电路的输出端的复位。 在本发明的一个实施例的延迟电路中，第二晶体管将延迟时间设 置电路的输出端复位到第二电压(例如，复位电压)，以及第一晶体 管将第一电压(例如，输入电压)设置到延迟时间设置电路的输入端。 在此之后，延迟时间设置电路的输出端的复位被清除。响应于该复位 清除，该延迟时间设置电路的输出电压从复位电压改变为输入电压。 此时，延迟时间设置电路的输出电压改变为根据设置的延迟时间识别 输出电压变化的电压。因此，在将输入电压设置到延迟时间设置电路 之后，延迟电路清除该复位，然后在清除该复位时，让该延迟时间设 置电路的输出信号开始转变。由此与相关技术的延迟电路不同，本发 明的一个实施例的延迟电路中产生的延迟时间不包含由反相器INV引 起的延迟时间，以便它与由延迟时间设置电路设置的时间基本上相同。 因此可以通过基于该复位清除时间，计算由单级延迟电路产生的延迟 时间。此外，通过在设计阶段中准确地设计基本时间和延迟时间，可 以正确地设置延迟时间。此外，通过设置由延迟时间设置电路产生的 延迟时间显示出正温度系数，可以设置延迟时间中产生的延迟时间显 示出正温度系数。
此外，如果延迟时间设置电路的输出信号被用作后一级的复位清 除信号和在多级中连接多个延迟电路，那么整个电路的延迟时间等于 通过每一级的延迟时间设置电路设置的延迟时间总和。由此本发明的 一个实施例的延迟电路可以设置具有正温度系数的大延迟时间。
本发明的延迟电路能够准确的设置信号延迟时间和允许信号延迟 特性显示出正温度系数。


从下面结合附图描述某些优选实施例，将使本发明的上述及其他 目的、优点和特点更明显，其中-
图l是根据本发明第一实施例的多级延迟电路的电路图； 图2示出了根据第一实施例的延迟时间设置电路的输出电压变化 的曲线图3示出了根据第一实施例的延迟时间设置电路的输出电压变化 的曲线图4示出了根据第一实施例的多级延迟电路的时序图； 图5是使用根据第一实施例的多级延迟电路作为DRAM的内部电 路的结构框图6示出了根据第一实施例的DRAM和多级延迟电路的外围电路
中的延迟时间的温度特性视图7是根据本发明第二实施例的多级延迟电路的电路图； 图8示出了根据第二实施例的多级延迟电路的时序图； 图9是根据本发明第三实施例的多级延迟电路的电路图； 图10示出了根据第三实施例的多级延迟电路中的开关状态和延迟
时间之间的关系视图ll是根据本发明第四实施例的多级延迟电路的电路图12示出了根据第四实施例的多级延迟电路的时序图13是根据本发明第五实施例的多级延迟电路的电路图14示出了根据第五实施例的多级延迟电路的时序图15是根据相关技术的多级延迟电路的电路图；以及
图16示出了根据相关技术的多级延迟电路的时序具体实施例方式
现在将参考说明性实施例来描述发明。所属领域的技术人员应当 认识到，使用本发明的教导可以完成许多选择性实施例，以及本发明 不局限于用于说明性目的而例示的实施例。
第一实施例
下面参考附图描述本发明的示例性实施例。图l示出了根据本发明 第一实施例的多级延迟电路l的电路图。如图1所示，例如，多级延迟 电路1包含串联连接的延迟电路10和11。每个延迟电路10和U包括第一
和第二晶体管和延迟时间设置电路。
延迟电路10的第一晶体管是设置晶体管STr10，例如，由NMOS晶 体管构成。设置晶体管STrlO的漏极被连接到延迟时间设置电路DC 10 的输入，以及源极被连接到地电压VSS。输入信号IN被输入到设置晶体 管STrlO的栅极。对于第一实施例的设置晶体管STRIO，与制造工艺中 生产标准晶体管的阈值电压相比，使用具有更低的阈值电压Vth的晶体 管。
延迟电路10的第二晶体管是复位晶体管RTr10，例如，由PMOS晶 体管构成。复位晶体管RTrl0的漏极被连接到延迟时间设置电路DC10 的输出，以及源极被连接到电源电压VDD。输入信号IN被输入到复位 晶体管RTrlO的栅极。对于第一实施例的复位晶体管RTrlO，与制造工 艺中生产标准晶体管的阈值电压相比，使用具有更低的阈值电压Vth的 晶体管。
延迟电路10的延迟时间设置电路DC10包括电阻器R10和电容器晶 体管CTrlO (是延迟电路10中的PMOS晶体管)。电阻器R10的一端是 延迟时间设置电路DC10的输入端Din10。电阻器R10的另一端是延迟时 间设置电路DC10的输出端Dout10。此外，电容器晶体管CTrlO的栅极 被连接到电阻器R10的另一端。电容器晶体管CTrlO的源极和漏极被连 接到电源电压VDD。之后将详细描述电容器晶体管CTrlO的电容值。
延迟电路ll的第一晶体管是，例如，由PMOS晶体管构成的设置晶 体管STrll。设置晶体管STrll的漏极被连接到延迟时间设置电路DCll 的输入，以及源极被连接到电源电压VDD。延迟时间设置电路DC10的 输入信号被输入到设置晶体管STrll的栅极。对于设置晶体管STrll，
使用具有制造工艺中生产标准晶体管的阈值电压的晶体管。
延迟电路ll的第二晶体管是复位晶体管RTrll，例如，由NMOS晶 体管构成。该复位晶体管RTrll的漏极被连接到延迟时间设置电路
DC11的输出，以及源极被连接到地电压VSS。延迟时间设置电路DCIO 的输出信号被输入到复位晶体管RTrll的栅极。对于复位晶体管RTrll，
使用具有制造工艺中生产标准晶体管的阔值电压的晶体管。
延迟电路11的延迟时间设置电路DC11包括电阻器R11和电容器晶 体管CTfll (是延迟电路ll中的NMOS晶体管)。电阻器R11的一端是 延迟时间设置电路DCll的输入端Dinll。电阻器R11的另一端是延迟时 间设置电路DCl的输出端DoutU，其连接到多级延迟电路l的输出端 OUT。此外，电容器晶体管CTrll的栅极被连接到电阻器Rll的另一端。 电容器晶体管CTrll的源极和漏极被连接到地电压VSS。之后将详细描 述电容器晶体管CTrll的电容值。
电容器晶体管CTrlO和CTrll用栅极的寄生电容形成电容器。该电 容器的电容值根据源区/漏区和阱区之间形成的耗尽层的宽度而变化， 该宽度随着施加到栅极的电压变化而变化。例如，如果使用PMOS晶体 管作为电容器晶体管CTrlO，那么当电源电压VDD被施加到栅极时，该 电容值较小，以及当地电压VSS被施加到栅极时，该电容值较大。此外， 如果使用NMOS晶体管作为电容器晶体管CTrIl，那么当地电压VSS被 施加到栅极，该电容值较小，以及当电源电压VDD被施加到栅极时， 该电容值较大。
现在，下面将详细描述延迟时间设置电路DCIO。在延迟时间设置 电路DC10中，第一电压(例如，输入电压)被设置到输入端DinlO，以 及第二电压(例如，复位电压)被设置到输出端DoutlO。在此条件下， 当复位晶体管RTrlO清除该复位时，输出端DoutlO处的输出电压从复位 电压改变为输入电压。此时，输出电压根据曲线变化，该曲线基于由 电阻器R10的电阻值和电容器晶体管CTrl0的电容值确定的时间常数来 设置。优选在设置了输入电压之后清除该复位状态。在该实施例中， 处于第一级的设置晶体管STrlO和复位晶体管RTrlO是低-阈值电压 (Vth)晶体管。这放大了设置输入电压的时间和清除该复位的时间之
间的时间差。
图2示出了延迟时间设置电路DC10的输出电压的曲线例子。在图2 中，图示了用于三种环境温度的曲线，高温、室温和低温。例如，高 温是产品的上使用温度极限，以及低温是产品的下使用温度极限。例 如，室温约为27。C。在图2的曲线图中，垂直轴表示输出电压VOUT的 电压值，以及水平轴表示经过的时间Time。垂直和水平轴的相交点是 变化起点。
首先描述环境温度是室温时的曲线。在输出电压开始改变时的时 间点，输出电压是电源电压VDD。因此，输出电压根据由低电容值和 电阻器R10确定的时间常数突然地下降。然后，如果输出电压降到室温 下的PMOS晶体管的阈值电压Vthp (室温)之下，那么电容值变大。因 此，在输出电压降到VDD-Vthp (室温)之下的区域中，输出电压逐渐 地减小。延迟时间设置电路DC10的输出被输入到由NMOS晶体管构成 的复位晶体管RTrll的栅极。因此，在输出电压降到室温下的NMOS晶 体管的阈值电压Vthn (室温)之下的时刻，后一级中的延迟电路ll识 别延迟时间设置电路DC10的输出中的变化。从在室温下延迟时间设置 电路DC10的输出变化开始到由下一级元件识别到输出信号的变化的时 间周期被称为延迟时间DT2。
接下来描述环境温度是高温的曲线。在输出电压开始变化的时刻， 输出电压是电源电压VDD。因此，输出电压根据由低电容值和电阻器 R10确定的时间常数突然地下降。然后，如果输出电压降到高温下的 PMOS晶体管的阈值电压Vthp (高温)之下，那么电容值变大。因此， 在输出电压降到VDD-Vthp (高温)之下的区域中，输出电压逐渐地减 小。高温下的PMOS晶体管的阈值电压Vthp(高温)高于室温下的PMOS 晶体管的阈值电压Vthp (室温)。因此，在高温下，输出信号突然变 化时的时间周期短于室温下的时间周期，以及输出信号逐渐地变化时 的时间周期长于室温下的时间周期。在输出电压降到高温下的NMOS
晶体管的阈值电压Vthn (高温)之下的时刻认识到输出信号的变化。
从在高温下延迟时间设置电路DC10的输出变化开始到由下一级元件识
别输出信号的变化的时间周期被称为延迟时间DT3。
下面描述环境温度是低温时的曲线。在输出电压开始变化时的时 间点，输出电压是电源电压VDD。因此，输出电压根据由低电容值和 电阻器R10确定的时间常数突然下降。然后，如果输出电压降到低温下 的PMOS晶体管的阈值电压Vthp(低温)之下，那么电容值变大。因此， 在输出电压降到VDD-Vthp (低温)之下的区域中，输出电压逐渐减小。 低温下的PMOS晶体管的阈值电压Vthp (低温)低于室温下的PMOS晶 体管的阈值电压Vthp (室温)。因此，在低温下，输出信号突然变化 时的时间周期长于室温下的时间周期，以及输出信号逐渐变化时的时 间周期短于室温下的时间周期。在输出电压降到低温下的NMOS晶体管 的阈值电压Vthn (低温)之下时的时刻，识别输出信号的变化。从低 温下延迟时间设置电路DC10的输出变化开始到由下一级元件识别输出 信号变化的时间周期被称为延迟时间DT1。如图2所示，每个温度下的 延迟时间是DT1<DT2<DT3，以便延迟时间随环境温度变高而变得更 长。
图3示出了延迟时间设置电路DC11的输出电压的曲线例子。在图3 中，与图2—样，图示了用于三种环境温度的曲线，高温、室温和低温。 在图3的曲线图中，垂直轴表示输出电压VOUT的电压值，水平轴表示 经过的时间Time 。垂直和水平轴的相交点是变化起点。
如图3所示，尽管延迟时间设置电路DC10的输出从电源电压VDD 变化到地电压VSS，但是延迟时间设置电路DC11的输出从地电压VSS 变化到电源电压VDD。每一温度下的延迟时间设置电路DC11中的延迟 时间是DT1<DT2<DT3，这与延迟时间设置电路DC10中的相同。因此， 与延迟时间设置电路DC10—样，在延迟时间设置电路DC11中，延迟时 间随环境温度变高而变得更长。
本实施例的多级延迟电路l能够有效地使用延迟时间设置电路的 上述特性。下面描述多级延迟电路l的工作。图4示出了多级延迟电路1 的时序图。如图4所示，在输入信号IN上升时的时间TIO，设置晶体管 STrlO变为导通，以及第一电压(例如，具有地电压VSS的电压电平的 输入电压)被设置到延迟时间设置电路DC10的输入端。然后，复位晶 体管RTrlO变为非导通，以清除延迟时间设置电路DC10的输出的复位。 在复位状态中，第二电压(例如，具有电源电压VDD的电压电平的复 位电压)被施加到延迟时间设置电路DC10的输出端。当该复位被清除 时，延迟时间设置电路DC10的输出电压基于电阻器R10的电阻值和电 容器晶体管CTrlO的电容值而变化，以变为输入电压的电压值。在该实 施例中，设置晶体管STrlO的阈值电压低于复位晶体管RTrlO的阈值电 压。因此，当输入信号IN从低电平变化到高电平时，首先设置延迟时 间设置电路DC10的输入电压，然后在此之后清除该复位。
另一方面，当延迟时间设置电路DC10的输入电压下降时，延迟电 路ll的设置晶体管STrll变为导通。由此第一电压(例如，具有地电压 VSS的电压电平的输入电压)被设置到延迟时间设置电路DC11的输入 端。当延迟时间设置电路DC10的输出电压降到复位晶体管RTrll的阈 值电压之下时，复位晶体管RTrll变为导通，以清除延迟时间设置电路 DC11的输出端的复位。在复位状态中，第二电压(例如，具有电源电 压VDD的电压电平的复位电压)被施加到延迟时间设置电路DC11的输 出端。当该复位被清除时，延迟时间设置电路DC11的输出电压开始变 化。延迟时间设置电路DC11的输出电压基于电阻器R10的电阻值和电 容器晶体管CTrll的电容值而变化。
延迟时间设置电路DC11的输出是多级延迟电路1的输出。如果 PMOS晶体管被连接到多级延迟电路l的输出，那么它确定，在多级延 迟电路l的输出电压超过PMOS晶体管的阈值电压时的时间点，信号已 被传输。该时间是Tll。因此，通过多级延迟电路l产生的上升沿延迟
时间RDT是时间T10和时间T11之间的时间周期。该上升沿延迟时间 RDT基本上等于由延迟时间设置电路DC10和DC11产生的延迟时间的 总和。由延迟时间设置电路产生的延迟时间显著地长于复位晶体管RTr 的延迟时间。
下面描述多级延迟电路l响应于输入信号的下降沿的工作。在时间 T12，输入信号下降。响应于此，设置晶体管STrlO变为非导通，以及 复位晶体管RTrlO变为导通。由此复位电压(例如电源电压VDD)被设 置到延迟时间设置电路DC10的输出端Dout10。输入端DinlO变为开路， 以便已被设置的输入电压被释放。输出端DoutlO的复位电压被通过电 阻器R提供给输入端DinlO。
当延迟时间设置电路DC10的输入端Dinl0变为电源电压VDD时， 延迟电路ll的设置晶体管STrll变为非导通。当延迟时间设置电路DC10 的输出端DoutlO变为复位电压时，复位晶体管RTrll变为导通。由此复 位电压(例如，地电压VSS)被设置到延迟时间设置电路DC11的输出 端Doutll。由此，已经被设置的输入电压被释放。输出端Doutll的复 位电压被通过电阻器R提供给输入端Dinll。
输入到多级延迟电路l的信号的下降沿的延迟时间仅仅是由晶体 管的开关操作所引起的轻微延迟，它显著地短于上升沿的延迟时间。
如上所述，本实施例的多级延迟电路I包括串联连接的延迟电路IO 和ll，由此能基于由延迟时间设置电路所设置的延迟时间来产生信号 延迟时间。借助于电容器晶体管CTrlO和ll的温度特性，也允许延迟时 间显示出正温度系数。
此外，本实施例的多级延迟电路l通过使用被延迟时间设置电路 DC10所延迟的信号，清除后一级中的延迟时间设置电路DC11中的复 位。因此，基于前一级中的延迟时间设置电路的输出，确定清除每一
级中的复位的时间。通过将复位晶体管RTr的导电类型设置为与前一级 中的复位晶体管RTr的导电类型相反，可以有效地使用电容器晶体管 CTr的电容值较大情况下的电压范围。这能够有效地利用电容器晶体管 CTr的电容值的温度特性，这允许延迟时间显示出大的正温度系数。
此外，在复位晶体管RTr清除该复位之前，设置晶体管STr将输入 电压设置到延迟时间设置电路的输入端Din。在输入电压被设置到延迟 时间设置电路的输入端Din之后，该复位被清除。在该实施例中，通过 将被延迟的信号清除该复位。由此可以准确地将由延迟时间设置电路 所设置的延迟时间添加到将被延迟的信号。因此，由该实施例的延迟 电路产生的延迟时间不包含由反相器引起的延迟时间，它基本上由延 迟时间设置电路所设置的延迟时间而确定。由此，如果本实施例的多 个延迟电路被多级连接，那么由多级延迟电路l产生的延迟时间是由每 一延迟时间设置电路所设置的延迟时间的总和。此外，因为延迟时间 和延迟开始时间被精确地知道，所以可以准确地设置延迟时间。这减 小了设置延迟时间的设计工作。
例如，上述多级延迟电路l可以被用作易失性半导体存储器诸如 DRAM (动态随机存取存储器)的时间调整器。下面通过例图描述多 级延迟电路1被用作DRAM的内部电路的情况。图5示出了DRAM2的框图。
如图5所示，DRAM2包括外围电路20、多级延迟电路21、输入缓 冲器22、判优器23、字驱动器(表示为图5中的WD) 24、单元核心25、 输入/输出缓冲器27以及读/写放大器(表示为图5中的WA/SA) 28。
响应于外部工作时钟，外围电路20产生DRAM单元的刷新周期， 并输出刷新信号。多级延迟电路21对应于上述多级延迟电路1。输入缓 冲器22接收外部读/写指令，并发送该指令到判优器23。当判优器23同 时接收该读/写指令和刷新信号时，它选择二者之一，并输出所选择的
指令到字驱动器24。字驱动器24激活被连接到网格状布置的DRAM单 元26当中一行的DRAM单元26。
DRAM单元26由一个晶体管Tr和一个电容器C构成。字线WL被连 接到晶体管Tr的栅极。字线WL被字驱动器24驱动。如果高电平被施加 到字线WL，那么晶体管Tr变为导通，以用电容器C连接位线BL。由此 通过位线BL读或写数据。位线BL被有选择地连接到读出放大器和写放 大器。读出/写放大器28将通过输入/输出缓冲器27输入的数据写到 DRAM单元26。读出/写放大器28还将通过输入/输出缓冲器27读出的数 据输出到外面。
图6示出了外围电路20和多级延迟电路21中的信号延迟的温度特 性。下面描述外围电路20和多级延迟电路21的信号延迟特性。外围电 路20，例如，由逻辑电路构成，延迟时间随温度增加而变短。因此， 外围电路20的信号延迟特性显示出负温度系数。另一方面，多级延迟 电路21的信号延迟特性显示出正温度系数，以便延迟时间随温度增加 而变长。
如图6所示，在本实施例中，多级延迟电路21的信号延迟特性被调 整为多级延迟电路21的信号延迟特性和外围电路20的信号延迟特性的 中心点不被温度改变。图6的例子进行了调整，以便在低温和高温之间 信号延迟时间约增加30%。
如上所述，借助于本实施例的多级延迟电路21，被输入到判优器 23的刷新信号具有与温度无关的固定延迟时间。当设置从外面输入的 读/写指令的时间时，这消除了考虑厢lj新信号的时间的温度相关性的需 要。此外，因为刷新信号的时间不被温度改变，因此这消除刷新信号 的时间的温度相关性的裕度需要，而这在相关技术中是需要的。由此 可以在较早的周期输入读/写指令。
第二实施例
图7示出根据本发明第二实施例的多级延迟电路3。如图7所示，在 第二实施例的多级延迟电路3中，在第一级中连接第一实施例的延迟电 路ll，在第二级中连接第一实施例的延迟电路IO。与第一实施例相同 的元件由相同参考标记表示，在此不详细描述。
下面详细描述第二实施例的多级延迟电路3。与制造工艺中生产标 准晶体管的阈值电压相比，延迟电路ll的设置晶体管STrll是具有更低 阈值电压Vth的晶体管。输入信号IN被输入到设置晶体管STrll的栅极。 与制造工艺中生产标准晶体管的阈值电压相比，延迟电路ll的复位晶 体管RTrll是具有更低阈值电压Vth的晶体管。输入信号IN也被输入到 复位晶体管RTrll的栅极。
延迟电路10的设置晶体管STrl0是具有制造工艺中的标准阈值电 压的晶体管。延迟电路10的设置晶体管STrl0的栅极与延迟时间设置电 路DCll的输入端Dinll连接。延迟电路10的复位晶体管RTrl0是具有制 造工艺中的标准阈值电压的晶体管。延迟电路10的复位晶体管RTrl0的 栅极与延迟时间复位电路DCll的输出端Doutll连接。
图8示出了根据第二实施例的多级延迟电路3的工作时序图。下面 参考图8描述多级延迟电路3的工作。如图8所示，在输入信号IN上升时 的时间T20，复位晶体管RTrll变为导通。在此之后，设置晶体管STrll 变为导通。由此，延迟时间设置电路DCll的输入端Dinll和输出端 Doutll变为地电压VSS。
根据延迟时间设置电路DC11的输入和输出端的电压，设置晶体管 STrlO变为非导通，以及复位晶体管RTrll变为导通。由此多级延迟电 路3的输出是高电平。由此，在根据第二实施例的多级延迟电路3的输 入信号和输出信号的上升沿处基本上没有延迟。
另一方面，在输入信号上升时的时间T22，设置晶体管STrll变为 导通，以便输入电压(例如，电源电压VDD)被设置到延迟时间设置 电路DCll的输入端Dinll。在此之后，复位晶体管RTrll变为非导通， 以便该复位被清除。响应于该复位清除，延迟时间设置电路DC11的输 出信号开始变化。
响应于设置晶体管STrll将输入电压设置到延迟时间设置电路 DCll的输入端Dinll，设置晶体管STrlO变为导通。由此输入电压(例 如，地电压VSS)被设置到延迟时间设置电路DC10的输入端Din10。当 延迟时间设置电路DCll的输出电压超过复位晶体管RTrlO的阈值电压 时，复位晶体管RTrlO清除该复位。响应于该复位清除，延迟时间设置 电路DCIO的输出信号开始变化。
由此，第二实施例的多级延迟电路3在输入信号的下降沿输出具有 延迟的信号。该延迟时间是由与第一实施例相同的延迟电路11和10的 延迟时间设置电路所设置的延迟时间的总和。
如上所述，在第二实施例的多级延迟电路3中，在清除该复位之前， 设置晶体管设置延迟时间设置电路的输入电压，以及在清除该复位时， 输出信号开始变化。响应于将被延迟的信号，该复位被清除。由此第 二实施例的多级延迟电路3可以取得与第一实施例一样的长延迟时间 和延迟时间的正温度系数。
第三实施例
图9示出了根据本发明第三实施例的多级延迟电路4的电路图。第 三实施例的多级延迟电路4是对第一实施例的多级延迟电路1增加了延 迟时间调整功能。在第三实施例的延迟时间设置电路DC10'中，电阻器 R10'与电阻器R10串联连接。此外，开关晶体管SWTrl0与电阻器R10' 并联连接。开关晶体管SWTrl0用作开关以短路电阻器R10'。在第三实 施例的延迟时间设置电路DC11'中，电阻器R11'与电阻器R11串联连接。
此外，开关晶体管SWTrll与电阻器Rll'并联连接。开关晶体管SWTrll 用作短路电阻器R11'的开关。
当开关晶体管SWTrlO和SWTrll导通时。电阻器R10'和R11'被禁 止。在此条件下，多级延迟电路4的工作与多级延迟电路1的相同。另 一方面，当开关晶体管SWTrlO和SWTrll不导通时，电阻器R10'和R11' 启用。在此条件下，多级延迟电路4的工作等于电阻器R10和R11的电阻 值较大的情况，以及它具有比多级延迟电路l的时间常数更大的时间常 数。由此输出信号的延迟时间变为更长。
图10示出了开关晶体管SWTrlO和SWTrll的控制信号和延迟量之 间的关系。如图10所示，当开关晶体管SWTrlO和SWTrll都截止时，延 迟时间最长。当开关晶体管SWTrlO和SWTrll都导通时，延迟时间最短。 当开关晶体管SWTrlO和SWTrll二者之一导通时，延迟时间处于两者之间。
如上所述，第三实施例的多级延迟电路4能够根据控制信号改变延 迟时间。由此可以在设计阶段中执行时间调整而不改变半导体器件。 也可以基于装运检查的结果调整延迟时间。由此第三实施例的多级延 迟电路4能够更灵活的设置延迟时间。
第四实施例
图11示出了根据本发明第四实施例的多级延迟电路5的电路图。如 图11所示，多级延迟电路5包括延迟电路51至53和或电路54。延迟电路 51至53具有相同的结构，例如，下面相对于延迟电路51详细描述延迟电路。
在延迟电路51中，在电源电压VDD和地电压VSS之间串联连接 PMOS晶体管MP 1和NMOS晶体管MN1 。电阻器Rl位于PMOS晶体管 MP 1和NMOS晶体管MN 1之间。PMOS晶体管MP 1和电阻器R1之间的连
接点是延迟电路51的第一输出端OUTla。用作电容器的电容器PMOS晶 体管MPC1的栅极被连接到第一输出端OUTla。电容器PMOS晶体管 MPC1的源极和漏极被连接到供电电压VDD。
NM0S晶体管MN1和电阻器R1之间的连接点是延迟电路51的第二 输出端OUTlb。用作电容器的电容器NMOS晶体管MNCl的栅极被连接 到第二输出端OUTlb。电容器NM0S晶体管MNC1的源极和漏极被连接 到地电压VSS。
在第四实施例的多级延迟电路5中，上述延迟电路在三级中连接， 以及或电路54被连接到第三级中的延迟电路53的输出。输入信号IN被 输入到第一级中的延迟电路51的PMOS晶体管MPl的栅极和NMOS晶 体管MN1的栅极。PM0S晶体管MP1和NM0S晶体管MN1的栅极是具有 比制造工艺中的标准阈值更低阈值电压Vth的晶体管。
第二级中的延迟电路52中的PMOS晶体管MP2的栅极被连接到延 迟电路51的第二输出端OUTlb。延迟电路52中的NMOS晶体管MN2的 栅极被连接到延迟电路51的第一输出端OUTla。第三级中的延迟电路 53中的PMOS晶体管MP3的栅极被连接到延迟电路52的第二输出端 OUT2b 。延迟电路53中的NMOS晶体管MN3的栅极被连接到延迟电路 52的第一输出端OUT2a。延迟电路52的输出被连接到或电路54。
在或电路54中，在供电电压侧两个PMOS晶体管MP41和MP42被串 联连接，以及在地电压侧两个NMOS晶体管MN41和MN42被串联连接。 PMOS晶体管MP42和NMOS晶体管MN41之间的连接点被连接到输出 端OUT。 PMOS晶体管MP41和NMOS晶体管MN41的栅极被连接到延迟 电路53的第二输出端OUT3b 。 PMOS晶体管MP42和NMOS晶体管MN42 的栅极被连接到延迟电路53的第一输出端OUT3a。在这种连接中，当 延迟电路53的输出都是高电平时，或电路54输出低电平，以及当延迟 电路53的输出都是低电平时，输出高电平。当延迟电路53的输出的任
何一个是高电平时，或电路54保持先前的输出。
下面描述多级延迟电路5的工作。在多级延迟电路5中，NMOS晶 体管MN1、 PMOS晶体管MP2以及NMOS晶体管MN3用作用于输入信号 IN的上升沿的设置晶体管。在此条件下，PMOS晶体管MPl、 NMOS晶 体管MN2和PMOS晶体管MP3用作复位晶体管。由此输入信号IN的上升 沿被延迟。
另一方面中，对于输入信号IN的下降沿，NMOS晶体管MNl、PMOS 晶体管MP2以及NMOS晶体管MN3用作复位晶体管。在此条件下， PMOS晶体管MP 1 、 NMOS晶体管MN2和PMOS晶体管MP3用作设置晶
体管。由此输入信号IN的下降沿被延迟。
或电路54执行由上述操作获得的信号的波形成形。图12示出了多 级延迟电路5的工作时序图。如图12所示，多级延迟电路5产生输出信 号OUT，其是输入信号IN的上升沿和下降沿都被延迟的信号。
如上所述，第四实施例的多级延迟电路5允许在上升沿和下降沿都 发生延迟。由此可以提供具有准确的延迟时间的信号到使用上升沿和 下降沿的电路。
第五实施例
根据本发明的第四实施例的多级延迟电路6被配置为串联连接第 二实施例的多级延迟电路3和第一实施例的多级延迟电路1。图13示出 了多级延迟电路6的框图。图14示出了多级延迟电路6的工作时序图。 图14中的中间输出的波形是在图13的框图中的多级延迟电路3和多级 延迟电路l之间的连接点处的信号波形。
如图14所示，中间输出的波形是输入信号IN的下降沿被延迟的波 形。输出信号OUT的波形是中间输出的上升沿被延迟的波形。第四实施例的多级延迟电路5的输出信号OUT是输入信号IN的上 升沿和下降沿都被延迟的输出信号。但是，参考延迟电路53的第一输 出端OUT3a的输出波形，高电平周期较短。由此，在多级延迟电路5中， 上升沿的延迟增加可能引起信号的高电平周期消失。
另一方面，多级延迟电路6首先通过在多级延迟电路3中延迟输入 信号的下降沿，从而产生中间输出，然后在多级延迟电路l中延迟该中 间输出的上升沿。在该结构中，信号的高电平周期不会消失。因此， 多级延迟电路6可以大量地延迟上升沿和下降沿。由此可以将延迟时间 的范围设置得比如上所述的其他实施例更宽。
很显然本发明不局限于上述实施例，而是在不脱离本发明的范围 和精神的条件下可以进行修改和改变。例如，延迟电路未必用两级或 三级串联连接，可以使用一级延迟电路，或多个延迟电路可以被串联连接。
权利要求
1.一种延迟电路，包括 延迟时间设置电路，相对于输入信号设置输出信号的延迟时间；第一晶体管，被连接到该延迟时间设置电路的输入端，以及被配置为将第一电压设置到延迟时间设置电路的输入端；以及第二晶体管，被连接到延迟时间设置电路的输出端，以及被配置为将该延迟时间设置电路的输出端复位为第二电压，以及在设置第一电压之后，清除该延迟时间设置电路的输出端的复位。
2. 根据权利要求l的延迟电路，其中该延迟时间设置电路包括 电阻器；以及具有电容值的电容器元件，该电容值可根据与该电阻器的连接点 的电压而变化。
3. 根据权利要求2的延迟电路，其中该延迟时间设置电路包括 开关,用于改变该电阻器的电阻值。
4. 根据权利要求l的延迟电路，其中由相同信号源产生的信号被输入到多个串联连接的延迟电路当中 的第一级中的延迟电路的第一晶体管的控制端和第二晶体管的控制 端。
5. 根据权利要求l的延迟电路，其中该多个串联连接的延迟电路当中的第二级和后续级中的延迟电路 的第一晶体管的控制端被连接到前级中的延迟时间设置电路的输入 端，以及第二晶体管的控制端被连接到前级中的延迟时间设置电路的 输出端。
6. 根据权利要求4的延迟电路，其中 该多个串联连接的延迟电路当中的第一级中的延迟电路的第一和 第二晶体管具有比制造工艺中的标准晶体管的阈值电压更低的阔值电压。
7. 根据权利要求l的延迟电路，其中该延迟电路延迟输入信号的上升沿和下降沿的任何一个。
8. 根据权利要求l的延迟电路，其中在通过延迟输入信号的下降沿而产生第一输出信号的延迟电路的 后续级中，连接了通过延迟第一输出信号的上升沿而产生第二输出信 号的延迟电路。
9. 根据权利要求l的延迟电路，其中该延迟电路被用作易失性半导体存储器中的电路中的一个。
10. —种延迟电路，包括延迟时间设置电路，相对于输入信号设置输出信号的延迟时间； 第一晶体管，被连接到延迟时间设置电路的输入端，且被配置为 根据导通状态，控制是否将第一电压设置到该延迟时间设置电路的输 入端或将延迟时间设置电路的输入端设置为开路状态；以及第二晶体管，被连接到延迟时间设置电路的输出端，且被配置为将延迟时间设置电路的输出端复位到第二电压，以及在设置了第一电 压之后，清除该延迟时间设置电路的输出端的复位。
11. 一种延迟电路，包括延迟时间设置电路，用于延迟输入到输入端的信号，并将该信号作为输出信号输出到输出端，其中根据与第一导电类型相反的第二导电类型的第一晶体管的导通状态，在不使用第一导电类型的晶体管的条件下，该延迟时间设置电路 的输入被设置为第一电压或开路状态，以及 根据与第一晶体管相反导电类型的第二晶体管的导通状态，延迟 时间设置电路的输出被设置为第二电压或开路状态。
12.根据权利要求ll的延迟电路，其中 该延迟电路由互相连接的多个延迟电路构成，以及 一个级中的延迟电路的输出不被输入到后续级中的延迟电路的延迟时间设置电路，以及被连接到后续级中的延迟电路的第二晶体管的栅极。
全文摘要
一种延迟电路包括，延迟时间设置电路，相对于输入信号设置输出信号的延迟时间，第一晶体管，被连接到该延迟时间设置电路的输入端以及被配置为将第一电压设置到延迟时间设置电路的输入端，以及第二晶体管，被连接到延迟时间设置电路的输出端以及被配置为将延迟时间设置电路的输出端复位为第二电压，和在第一电压被设置之后，清除该延迟时间设置电路的输出端的复位。
文档编号H03K5/14GK101098133SQ200710112229
公开日2008年1月2日 申请日期2007年6月26日 优先权日2006年6月26日
发明者高桥弘行 申请人:恩益禧电子股份有限公司