专利名称：数据加权平均结构与方法、信号转换方法与信号绕线方法
技术领域：
本发明涉及一种数据加权平均(DWA)结构与数/模信号转换方法，且特 别是涉及一种能减少元件不匹配误差的DWA结构与数/模信号转换方法。
背景技术：
数/模转换器(DAC)或模/数转换器(ADC)已广泛应用于通信系统，消费性 电子产品、音响设备等。然而，在DAC或ADC内部，无可避免的会有元件不 匹配所造成的非线性问题。此类问题对于希格玛-代尔他调制器(Sigma-DeUa Modulator, SDM)才各外重要。现已提出动态元件匹配法(Dynamic Element Matching, DEM)来解决DAC 的内部非线性问题。数据加4又平均(Data Weighted Averaging, DWA)法属于 DEM中的一种常见算法。 一般来说，DWA的优点如下可达成第一阶噪声整波 (first-order noise shaping);其可降低DAC内部的元件不匹配效应；从信 号噪声比(signal noise ratio, SNR)与整体谐波失真(total harmonic distortion, THD)的观点来看，其效能较佳，因其可降低在DAC的模拟电路 部份(如切换电容滤波器(switched-capacitor reconstruction filter, SCF)) 的输入端的电容不匹配现象。不过，现有的DWA结构仍有待解决的问题。比如，现有DWA结构可能会 产生频带内音频(in-band tone)，所以，无噪声动态范围(spur-f ree dynamic range, SFDR)性能可能较差。另外，对于高DAC分辨率而言，其使用率 (efficiency)4交差，而且其电路面积也4交大。故而，较好能有一种新的DWA结构，其可避免上述问题，又可具有其它优点。 发明内容本发明4是供一种新的DWA结构，其能减少电路面积，并减少频带内音频 的不良效应。本发明提供一种切换电容滤波器的电容控制方法，能应用于数字-模拟信 号转换中，在长时间操作下，能减少电容不匹配所造成的误差。故而，本发明的范例的一提供一种数据加权平均(DWA)结构，包括 一第 一延迟单元，接收并延迟一输入数字信号；一二进制-热信号转换器，接收并 转换该第一延迟单元的一输出信号成为一热信号； 一加法器，接收该输入数 字信号； 一第二延迟单元，接收并延迟该加法器的一输出信号，该第二延迟 单元的一输出信号更反馈至该加法器，该加法器相加该输入数字信号与该第 二延迟单元的该输出信号以得到该加法器的该输出信号； 一解码器，接收并 解码该第二延迟单元的该输出信号； 一桶式移位器，在该解码器的一输出信号的控制下，该桶式移位器接收该二进制-热信号转换器所输出的该热信号以 产生一输出信号；以及多条信号线，绕线该桶式移位器的该输出信号中的奇 数位成一 DWA输出数字信号的一低位信号，绕线该桶式移位器的该输出信号 中的偶数位成该DWA输出数字信号的一高位信号。此外，本发明的另一范例提供一种信号绕线方法，其可应用于DWA结构 中。此信号绕线方法包括提供M位的一数字输入信号；绕线该数字输入信 号中的该奇数位成一输出数字信号的一低位信号；以及绕线该数字输入信号 中的该偶数位成该输出数字信号的一高位信号，该输出数字信号包括M位。另外，本发明的又一范例提供一种数字-模拟信号转换方法，包括提供 一输入数字信号，该输入数字信号具有多字元，所述位平均分散于一第一信 号块与一第二信号块；提供多个电容，所述电容平均分散于一第一电容块与 一第二电容块，所述电容的分块方式有关于其单位电容误差；根据该第一电 容块内的所述电容的单位电容误差的彼此关系，决定在该第一电容块内的所 述电容的被充电顺序；根据该第二电容块内的所述电容的单位电容误差的彼 此关系，决定在该第二电容块内的所述电容的被充电顺序；根据该输入数字 信号来决定有几个电容要被充电；从该第一电容块与该第二电容块内轮流选 出要被充电的电容，目前的选择取决于上次的选择；以及根据该输入数字信 号，对所述电容进行充电，以进行数字-模拟信号转换。更甚者，本发明的又另一范例提供一种在多个转换单元间进行数据加权 平均的方法，包含将该多个转换单元分组为至少一第一块与一第二块；在 该第一块与第二块中轮流选择所述转换单元以进行数据加权平均；其中，当 要在第 一块中选出所述转换单元之一时，使目前选出的该转换单元位于前一次被选出的该转换单元的一侧；而要在第二块中选出所述转换单元之一时， 使目前选出的转换单元位于前一次被选出的该转换单元的另 一侧。更甚者，本发明的又另 一范例提供一种在多个转换单元间进行数据加权 平均的方法，包含将该多个转换单元分组为至少一第一块与一第二块；在 该第一块与第二块中轮流选择所述转换单元以进行数据加权平均；其中，当 要在第一块中选出所述转换单元之一时，根据一方向而在该第一块中选出； 而要在第二块中选出所述转换单元之一时，根据另一方向而在该第二块中选 出。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 附图，作详细"i兌明如下。
图1显示根据本发明一实施例的DWA结构的电路图。 图2-图4显示根据本实施例的DWA结构的输入信号Q3-Q1与输出信号 S8-S1间的关系。 附图符号说明10:数据加权平均(DWA)结构 12:延迟单元 13:加法器14: 二进制-热信号转换器 15:延迟单元 16:解码器 17:桶式移位器 C1-C8:电容 L1-L8:信号线 SW1-SW8:开关。
具体实施方式
在本发明实施例中，提出新的冊A结构，其利用DWA算法来产生输出信 转)的控制信号。此两组控制信号用于控制如切换电容滤波器(SCF)的内部电容的开/关。在长时间操作下，切换电容滤波器的内部电容间的电容不匹配所 造成的误差可以获得减缓，以增加电路操作的正确性。请参考图1,其显示根据本发明一实施例的DWA结构的电路图。本实施 例可应用于希格玛-代尔他调制器(Sigma-Delta Modulator, S歸中。如图1 所示，此DWA结构10包括延迟单元12,加法器13, 二进制-热信号转换器 (Binary to Thermometer Code Converter) 14，延迟单元15,解码器16与 桶式移位器(Barrel Shifter)17。延迟单元12与延迟单元15是同步操作， 皆受控于时钟信号CLK。在图1的实施例中，希格玛-代尔他调制器11 (Sigma-Delta Modulator, SDM)可以是一种量化器(quantizer),其可将输入信号IN(譬如说是高位数字 输入信号，像是12位数字信号、14位数字信号、16位数字信号等)转换为低 位的数字信号。在图l中，SDM11将信号IN转为3位的数字信号Q3-Ql。此 3位的数字信号Q3-Ql会输入至延迟单元12与加法器13。延迟单元12将3位的数字信号Q3-Ql延迟后，输出至二进制-热信号转 换器14。 二进制-热信号转换器14将延迟后的此3位数字信号Q3-Q1转为8 位的数字热信号A8-Al。例如，当3位数字信号Q3-Q1为[OOO]时，二进制-热信号转换器14所转换的8位数字热信号A8-Al为
;若3位数字 信号Q3-Q1为[OOl]时，8位数字信号A8-A1为
。下表l列出数字 信号Q3-Q1与数字信号A8-Al的转换关系。表lQ3-Q1A8-A10000000000100100000011010000001110110000111110000011111101ooiimi11001111111mniimi二进制-热信号转换器14所输出的8位数字信号A8-A1会输入至桶式移 位器17,以当成桶式移位器17的8位输入数字信号。另一方面，由SDM 11所输出的3位的数字信号Q3-Q1输入至加法器13。 加法器13和延迟单元15会组成一个反馈系统。延迟单元15的输出即为此反 馈系统的输出信号。此反馈系统的输出信号(3位)会输入到加法器13与解码 器16。加法器13相加3位的数字信号Q3-Ql与延迟单元15的输出信号，接 着，延迟单元15将加法器13的3位输出信号延迟后输出至加法器13与解码 器16。此反馈系统的输出信号会输入到解码器16。解码器16会根据由反馈系 统所输出的3位信号，解出8位的数字信号。由解码器16所解出的8位数字 信号可控制桶式移位器17的输出信号B8-Bl的输出组态。如上述，由解码器16所解出的8位数字信号乃是当成桶式移位器17的 控制信号，而由二进制-热信号转换器14所输出的8位数字信号A8-Al则当 成桶式移位器17的8位输入数字信号。桶式移位器17的8位输出信号B8-Bl通过信号线LI-L8而绕线成数字 信号S8-Sl,此数字信号S8-Sl可当成8阶切换电容滤波器(SCF) 18的开关控 制信号。而每一开关与对应电容的组合就可视为一转换单元。如图1实施例 中所示，信号B1、 B2、 B3、 B4、 B5、 B7与B8可分别连接至信号Sl、 S8、 S2、 S7、 S3、 S6、 S4与S5。或者，输出信号B8-B1与数字信号S8-Sl间的连接关 系可整理为B(2i-l)-S(i) B(2i)=S (n+1-i)其中，n代表信号总数且为正偶数(以图1来看，n-8)而i为正整数且 i=l-n/2。利用桶式移位器17的操作与信号B8-Bl连接至信号S8-Sl的连接方式， 可将8位信号S8-Sl分成两个块块1与块2。其中，块l包括信号S1-S4(前 半部信号)，而块2包括信号S5-S8 (后半部信号)。在图1中，8阶切换电容滤波器(SCF)18的内部结构只显示出一部份。如 图1所示，8阶切换电容滤波器(SCF)18至少包括开关SW1-SW8与电容C1-C8。 开关SW8-SW1分别受控于信号S8-S1,以决定其导通状态。开关SW1-SW8的 导通状态会决定电容C1-C8是否被充电。在本实施例中，电容C1-C8的被充电选择原则如下(l)根据输入信号Q3-Ql来决定有几个电容要被充电。比如当Q3-Q1分别为[OOO]、
、
、 [100]、 [101]、 [IIO]与[lll]时,分别有 l个、2个、3个、4个、5个、6个、7个与8个电容,皮充电。(2) 两个块的电容轮流选，而且其选择情形取决于上次选择情形。(3) 在块1内，电容选择顺序为CI —C2 —C3 —C4 —CI —C2 —C3 —C4—... (假设以电容C1最早被选择)。在块2内，电容选择顺序为C8 —C7 —C6 —C5 —C8 —C7 —C6 —C5 —…(假设以电容C8最早被选择)。现请参考图2-图4，其显示根据本实施例的DWA结构的输入信号Q3-Ql 与输出信号S8-Sl间的关系。通过图2与图4可清楚了解电容的被充电选取 原则。假设本实施例中，电容CI-C8的单位电容误差分别为(-0. 01)、 (一O. 0075) 、 (-0. 005) 、 (一O. 0025) 、 (+0. 0025) 、 (+0. 005) 、 (+0. 0075) 、 (+0, 01)。 一般而言，考虑制程因素，单位电容的误差值会呈线性变化。因此，误差较 大的单位电容将会分布在电容列的两端(如图1的电容C1与C8)。当相对应 开关导通时，其相对应电容会被充电。比如，当开关SW1被选择为导通时， 电容C1将会被充电。请参考图2,假设以时间点t21为起始点。在时间点t21时，信号Q3-Ql为000，信号Sl为1而其它信号为0。此 时，电容C1被充电(此为预设条件)，其它电容不被充电。在时间点t22时，信号Q3-Ql为001,信号S8与S2为1而其它信号为0。 故而，此时，电容C8与C2被充电(顺序为C8 — C2),其它电容不被充电。依 序选择C8与C2的原因如下。因为在上次(时间点t21)时，最后被选的电容 (Cl)属于块1,所以，在时间点t22时，要从块2的电容开始选起而在块2 的电容中，电容C8是最先被选择(其也为预设条件)。当选完块2的电容C8 后，接着要选块l内的电容。由于块1中，先前最后被选择的电容是Cl,所 以接着会选择电容C2。在图2-图4中，O代表该信号所相对应的电容不会被 选择，而m代表的是该信号所相对应的电容被选取的次序(m为正整数， m=l-8)。在时间点t23时，信号Q3-Ql为010，信号S7、 S3与S6为1而其它信 号为0。故而，此时，电容C7、 C3与C6依序^t充电，其它电容不^t充电。 依序选择电容C7、 C3与C6的原因如下。因为在上次(时间点t22)时，最后 被选的电容(C2)属于块1，所以，在时间点t23时，要先选块2的电容。在 块2的电容中，先前最后被选的电容是C8，所以，接着要被选的是电容C7。当选完块2的电容C7后，接着要选块l内的电容。由于块l中，先前最后被 选择的电容是C2，所以接着会选择电容C3。依此类推，可得知在时间点t24时，要依序选择C4， C5, Cl与C8; 在时间点t25时，要依序选择C2， C7， C3， C6与C4;在时间点t26时，要 依序选4奪C5， Cl， C8, C2， C7与C3;在时间点t27时，要依序选择C6， C4, C5， Cl， C8, C2与C7;在时间点t28时，要依序选择C3， C6, C4, C5， Cl, C8， C2与C7。在时间点t21-t28中，电容C1-C8分别被选了 5次、5次、4次、4次、 4次、4次、5次、5次。所以，在这段时间内，平均电容误差为(-0.01)承5 + (-O. 0075)*5 + (-0.005) *4 + (-0.0025) *4 +(+0.0025)*4 + (+0. 005)*4 + (+0. 0075)*5 + (+0. 01)*5=0。现请参考图3，其显示另一种例子，用以说明如何根据输入信号Q3-Q1 来决定输出信号S8-Sl。请参考图3，假设以时间点t31为起始点。在时间点t31时，信号Q3-Q1为000，信号Sl为1而其它信号为0。此 时，电容C1被充电(此为预设条件)，其它电容不被充电。在时间点t32时，信号Q3-Ql为000，信号S8为1而其它信号为0。故 而，此时，电容C8被充电，其它电容不被充电。选择C8的原因如下。因为 在上次(时间点t31)时，最后被选的电容(C1)属于块1，所以，在时间点t32 时，要先选块2的电容而在块2的电容中，电容C8最先被选择(预设条件)。在时间点t33时，信号Q3-Ql为000，信号S2为1而其它信号为0。故 而，此时，电容C2被充电，其它电容不被充电。选择电容C2的原因如下。 因为在上次(时间点t32)时，最后被选的电容(C8)属于块2，所以，在时间点 t33时，要先选块l的电容。在块l的电容中，先前最后被选的电容是C1， 所以，接着要被选的是电容C2。依此类推，可得知在时间点t34时，要选4奪C7;在时间点t35时，要 选择C3;在时间点t36时，要选择C6;在时间点t37时，要选择C4;在时 间点t38时，要选择C5。在时间点t31-t38中，电容C1-C8都被选了 1次。所以，在这段时间内， 平均电容误差为(—0.01)*1 + (—0.0075) *1 + (—0.005) *1 + (-0. 0025)*1 + (+0.0025)*1 + (+0. 005)*1 + (+0. 0075)*1 + (+0. 01) *1=0。现请参考图4,其显示又另一种例子，用以说明如何4艮据输入信号Q3-Q1 来决定输出信号S8-S1。请参考图4，假设以时间点t41为起始点。在时间点t41时，信号Q3-Ql为000,信号Sl为1而其它信号为0。此 时，电容C1被充电(此为预设条件)，其它电容不被充电。在时间点t42时，信号Q3-Q1为110，信号S8、 S2、 S7、 S3、 S6、 S4与 S5为1而其它信号为0。故而，此时，电容C8、 C2、 C7、 C3、 C6、 C4与C5 依序被充电，其它电容不被充电。依序选择C8、 C2、 C7、 C3、 C6、 C4与C5 的原因如下。因为在上次(时间点t41)时，最后被选的电容(C1)属于块1，所 以，在时间点t42时，要先选块2的电容而在块2的电容中，电容C8最先被 选择(预设条件)。接着，要选块l的电容；在块l中，先前最后被选的电容 是Cl,所以接着要选电容C2。在电容C2选好后，接着要选块2中的电容C7 (因 块2中，先前最后被选择的电容是C8)。依此类推，可得知如何选取电容的 顺序。在时间点t43时，信号Q3-Ql为010，信号Sl、 S8与S2为1而其它信 号为0。故而，此时，电容C1、 C8与C2依序被充电，其它电容不被充电。 依序选择电容C1、 C8与C2的原因如下。因为在上次(时间点t32),最后被 选的电容(C5)属于块2，所以，在时间点t43时，要先选块l的电容。在块l 的电容中，先前最后被选的电容是C4，所以，接着要被选的是电容C1。在电 容C1选好后，接着要选块2中的电容C8(因块2中，先前最后被选择的电容 是C5)。在电容C8选好后，接着要选块1中的电容C2(因块1中最后被选择 的电容是C1)。依此类推，可得知在时间点t44时，要选择C7、 C3、 C6、 C4与C5; 在时间点t45时，要选择C1、 C8、 C2与C7;在时间点t46时，要选择C3、 C6、 C4、 C5、 Cl与C8;在时间点t47时，要选择C2与C7;在时间点t48时， 要选择C3， C6, C4, C5， Cl， C8, C2与C7。在时间点t41-t48中，电容C1-C8分别净皮选了 5次、5次、4次、4次、 4次、4次、5次、5次。所以，在这段时间内，平均电容误差为 (-0. 01)*5 + (-O. 0075)*5 + (-O. 005)*4 + (-0.0025) *4 + (+0. 0025)*4 + (+0. 005)*4 + (+0. 0075)*5 + (+0. 01)*5=0。根据此实施例，可将大单位电容误差和小单位电容误差加总平均。所以 长时间而言，元件误差将被加总，进而平均降低整体误差值。另外，虽然在上述描述中，各块内以具最大单位电容误差的电容为最先 被选择，但本实施例必不受限于此。选择原则使得具对称性误差的电容被轮流选，即可达成相类似效果。比如，选择方向可变成C2 —C3 —C4 —CI —C2… (块l); C7 — C6 —C5 —C8 —C7…(块2)。当然，熟知此技者可依本实施例与本 发明的精神与范围而做变化，其皆在本发明范围内。在图1的实施例中，改变Bl-B8与SI-S8间以信号线LI-L8所建构的映 对关系，更可实现出各种DWA轮替方式。举例来说，若信号线L1-L8的绕线 方式是使B1-B8分别对应至S4、 S5、 S3、 S6、 S2、 S7、 Sl、 S8，就可在块1/L1-L8的绕线方式是使B1-B8分别对应至S1、 S5、 S2、 S6、 S3、 S7、 S4、 S8, 就能在块l/块2中皆以顺时钟方向来交互轮替各电容的导通。再者，若信号 线Ll-18的绕线方式是使B1-B8分别对应至S1、 S4、 S6、 S2、 S5、 S7、 S3、 S8,就能将C1-C8分成三个块(C1-C3为一块、C4-C5为一块、C6-C8为另一 块)，并在此三个块中以顺时钟方向来交互轮替。在此实施例中，延迟单元12,加法器13, 二进制-热信号转换器14,延 迟单元15,解码器16与桶式移位器17的结构可不特别限定，只要能达成上 述功能即可。另外，SI-S8可用来控制其它种类的数字至模拟转换单元，不 限定是图1中的电容C1-C8。跟现有DWA结构相比，本实施例的冊A结构的电if各面积较为缩减。综上所述，本实施例可减轻频带内音频的干扰。另外，本实施例亦可减 少信号相关(signal-dependerU)谐波失真。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属 技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许 的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者 为准。
权利要求
1.一种数据加权平均结构，包括一第一延迟单元，接收并延迟一输入数字信号；一二进制-热信号转换器，接收并转换该第一延迟单元的一输出信号成为一热信号；一加法器，接收该输入数字信号；一第二延迟单元，接收并延迟该加法器的一输出信号，该第二延迟单元的一输出信号更反馈至该加法器，该加法器相加该输入数字信号与该第二延迟单元的该输出信号以得到该加法器的该输出信号；一解码器，接收并解码该第二延迟单元的该输出信号；一桶式移位器，在该解码器的一输出信号的控制下，该桶式移位器接收该二进制-热信号转换器所输出的该热信号以产生一输出信号；以及多条信号线，绕线该桶式移位器的该输出信号中的奇数位成一数据加权平均输出数字信号的一低位信号，绕线该桶式移位器的该输出信号中的偶数位成该数据加权平均输出数字信号的一高位信号。
2. 如权利要求1所述的数据加权平均结构，其中，该第一延迟单元与该 第二延迟单元同步操作。
3. 如权利要求1所述的数据加权平均结构，其中，所述信号线使得该桶 式移位器的该输出信号中的奇数位与该数据加权平均输出数字信号的该低位 信号如下所示B(2i-l)=S(i)其中，B(2i-l)代表该桶式移位器的该输出信号中的奇数位，S(i)代表该 数据加权平均输出数字信号的该低位信号，i为正整数且i介于1-M/2之间， M为该桶式移位器的该输出信号的位数；以及所述信号线使得，该桶式移位器的该输出信号中的偶数位与该数据加权 平均输出数字信号的该高位信号如下所示 B(2i)=S(M+l-i)其中，B(2i)代表该桶式移位器的该输出信号中的偶数位，S(M+l-i)代表 该数据加权平均输出数字信号的该高位信号。
4. 一种信号绕线方法，包括提供一数字输入信号，该数字输入信号具有M位；绕线该数字输入信号中的该奇数位成一输出数字信号的一低位信号；以及绕线该数字输入信号中的该偶数位成该输出数字信号的一高位信号，该 输出数字信号包括M位。
5. 如权利要求4所述的信号绕线方法，其中，绕线该数字输入信号中的 该奇数位成该输出数字信号的该低位信号的该步骤包括依下列表示式，以绕线该数字输入信号中的该奇数位成该输出数字信号 的该低位信号B(2H)=S(i)其中，B(2i-1)代表该数字输入信号中的该奇数位，S(i)代表该输出数字 信号的该高位信号，i为正整数且i介于1-M/2之间；以及绕线该数字输入信号中的该偶数位成该输出数字信号的该高位信号的该 步骤包括依下列表示式，以绕线该数字输入信号中的该偶数位成该输出数字信号 的该低位信号B(2i)=S (M+l-i)其中，B(2i)代表该数字输入信号中的该偶数位，S(M+1-i)代表该输出数 字信号的该低位信号。
6. —种数字-模拟信号转换方法，包括提供一输入数字信号，该输入数字信号具有多个字元，所述位平均分散 于一第一信号块与一第二信号块；提供多个电容，所述电容平均分散于一第一电容块与一第二电容块，所 述电容的分块方式有关于其单位电容误差；根据该第一电容块内的所述电容的单位电容误差的彼此关系，决定在该 第一电容块内的所述电容的被充电顺序；根据该第二电容块内的所述电容的单位电容误差的彼此关系，决定在该 第二电容块内的所述电容的被充电顺序；根据该输入数字信号来决定有几个电容要被充电；从该第一电容块与该第二电容块内轮流选出要被充电的电容，目前的选 择取决于上次的选择；以及根据该输入数字信号，对所述电容进行充电，以进行数字-模拟信号转换。
7. 如权利要求6所述的数字-模拟信号转换方法，更包括提供多开关，各开关受控于该输入数字信号的所述位之一，所述开关各 具有一第一端与一第二端，所述开关的所述第一端彼此并联。
8. 如权利要求7所述的数字-模拟信号转换方法，其中，所述电容各具有 一第一端与一第二端，各电容的各第一端耦接至所述开关的所述第二端之一，所述电容的所述第二端彼此并联。
9. 一种在多个转换单元间进行数据加权平均的方法，包含 将该多个转换单元分组为至少 一 第 一块与 一 第二块；在该第 一块与第二块中轮流选择所述转换单元以进行数据加权平均；其 中，当要在第一块中选出所述转换单元之一时，使目前选出的该转换单元位 于前一次被选出的该转换单元的一侧；而要在第二块中选出所述转换单元之 一时，使目前选出的转换单元位于前一次被选出的该转换单元的另一侧。
10. —种在多个转换单元间进行数据加权平均的方法，包含将该多个转换单元分组为至少一第一块与一第二块；在该第一块与第二块中轮流选择所述转换单元以进行数据加权平均；其 中，当要在第一块中选出所述转换单元之一时，根据一方向而在该第一块中 选出；而要在第二块中选出所述转换单元之一时，根据另一方向而在该第二 块中选出。
全文摘要
一种数据加权平均(DWA)结构，包括一第一延迟单元，延迟一输入数字信号；一二进制-热信号转换器，转换该第一延迟单元的一输出信号成为一热信号；一加法器；一第二延迟单元，延迟该加法器的一输出信号，该第二延迟单元的一输出信号更反馈至该加法器，该加法器相加该输入数字信号与该第二延迟单元的该输出信号；一解码器，解码该第二延迟单元的该输出信号；一桶式移位器，在该解码器的一输出信号的控制下，其根据该热信号以产生一输出信号；以及多条信号线，绕线该桶式移位器的该输出信号成两组独立的控制信号。
文档编号H03M1/66GK101335525SQ20071012633
公开日2008年12月31日 申请日期2007年6月29日 优先权日2007年6月29日
发明者刘广治, 张家玮, 彭彦华, 林重甫, 洪嘉明 申请人:智原科技股份有限公司