专利名称：编码电路和模-数变换器的制作方法
技术领域：
本发明涉及一种用于高速A/D (模-数)变换器的编码电路。更具体 地，本发明提供一种编码方法，其对于用于使用A/D变换方法的高速折 叠型A/D变换器的循环温度计码(thermometer code )来说有效，该A/D 变换方法的分辨率与闪跃型(flash-type) A/D变换器的分辨率相比更易 于增加，以及一种使用循环温度计码的编码电路。
背景技术：
， 图15示出作为相关技术的高速A/D变换器示例的输出3位二进制码
的闪跃型A/D (模拟到数字)变换器的配置。如图15所示，标准闪跃型
A/D变换器700包括比较器单元710-716，其比较模拟输入信号Ain与
由电阻701-708的梯形电路(ladder)生成的参考电压以生成对应于输入
信号幅度的温度计码；逻辑边界检测电路720-727,其^f企测温度计码中1
和0之间的逻辑边界点；以及编码器单元731-733和741-751,其基于来
自逻辑边界检测单元的输出信号来输出二进制码B[2:0]。
在由比较器710-716组成的比较器单元中，由8个电阻701-708的梯
成七个参考电压Vr0-Vr6。位于两端的电阻701和708的电阻值被设置为 其他电阻值的一半。由七个比较器CMP0-CMP6 (710-716)将模拟输入 信号Ain与七个被划分的参考电压相比较。
当模拟输入信号Ain高于参考电压Vr0-Vr6时，比较器CMP0-CMP6 (710-716 )的输出信号CP0-CP6被设置为1而输出信号CN0-CN6被设 置为0。相反地，当Ain低于参考电压Vr0-Vr6时，输出信号CN0-CN6 被设置为1而输出信号CP0-CP6被设置为0。从而，当Ain高于参考电 压Vr3而低于Vr4时，如下生成温度计码CP0-CP3被设置为1, CP4-CP6
被设置为O, CN0-CN3被设置为0,以及CN4-CN6被设置为1。
在逻辑边界检测单元中，来自比较器单元CMP0-CMP6 (710-716) 的温度计码输出CP0-CP6和CN0-CN6被提供给如图15所示的三-输入的 NOR电路NR0-NR7 (720-727)。比较器的输出信号CNi-l、 CPi和CPi+l 被输入给NRi (i为整数)。即，仅当(CPi-l, CPi, CPi+l) = (l， 0, 0) 时，NRi的输出为1,并且1的序列被改变为0的序列所处的点^^皮输出作 为逻辑边界点。
编码器单元包括PMOS晶体管MP1-MP3 ( 731-733 ),其通过设置 编码信号为L电平以预充电位线BL0-BL2至电源电压VDD;以及NMOS 晶体管MN1-MN12 (741-751 ),其基于来自逻辑边界检测单元的输出字 线WL0-WL7，将预充电了的位线BL0-BL2的对应位下降到GND(接地)， 以给出所希望的二进制输出B0-B2。
从而，当在编码信号被设置为"L，，电平以预充电位线BL0-BL2至 电源电压VDD之后接收了高于参考电压Vr3而低于Vr4的输入信号Ain 时，由逻辑边界;f企测单元仅设置字线WL4为H电平并且导通NMOS晶 体管MN3 ( 748 )和MN4 ( 749 )。同时，当编码信号被设置为H电平时， 位线BL1和BLO被下降到GND并且输出所编码的二进制信号 B[2:0]=100。应当注意，B[2:0]表示从2到O范围中的三位数据。
在使用这种温度计码的A/D变换器中，在温度计码中存在需要小心 地处理的气泡误差。例如，如图15所示的比较器输出CP0-CP6中，应该 仅存在值在1和O之间改变的一个点，诸如1111100。气泡误差指的是在 比较器输出中的1和O之间改变的两个或多个点，诸如1011100。这种气 泡误差同时导通两个或多个字线并且因此在输出码中生成大误差。
然而，当使用标准温度计码时，如在图15所示的逻辑边界检测器的 配置中，仅当温度计码的三个连续值为(1, 0， 0)时，三-输入的NOR 电路的输出为1。例如，即使由于气泡误差使得来自图15中的 CMP0-CMP6 (710-716)的比较器输出变为1011100，也仅有NR0-NR7 (720-727)中的NR5( 725 )输出1,并且从而，当CMP0-CMP6( 710-716 ) 的比较器输出为1111100时，输出相同的二进制码。
与上述A/D变换器相反，由ROBE.J、 VAN DE GRIFT等人在"An 8-bit video ADC incorporating folding and interpolation techniques ，， (IEEE Journal of Solid-State Circuits,巻22，第6期，1987年12月，944页-953 页)中公开了被认为是对比于闪跃型A/D变换器的另一高速A/D变换器 的折叠型A/D变换器和循环温度计码。
如图16所示，这种循环温度计码是由重复运算生成的码，在该重复 运算中，从来自比较器的循环温度计码的低阶侧开始连续地用l填充码， 当码全部用l填充时，从低阶侧开始将码连续地用0填充，当码全部用0 填充时，再次从低阶侧开始连续地将用1填充码。因为仅存在在每两个 相邻值之间从1到0或者从0到1改变的一个点，因此这种码系统特别 适用于用在高速操作中的A/D变换器。
发明内容
当诸如图15所示的相关技术的逻辑边界检测单元被用于上述循环温 度计码时，如果误差出现在从图15中比较器CP0-CP6输出的、诸如 OllUOO或1101110的、从低阶位侧开始用1填充码的正常温度计码中， 气泡误差可以被正确地处理。然而，对于AM氐阶位侧开始用O填充码的、 诸如1000011或0100111的循环温度计码特有的气泡误差来说，存在从 逻辑边界检测单元接收H电平输出并且因此可能不正确地执行编码操作 的两个点。
考虑到前述内容，希望提供一种A/D变换器，具体地， 一种折叠型 A/D变换器，即使使用循环温度计码，其也可以在逻辑边界处正确地执 行编码。考虑上面所描述的情况做出了本发明。
根据本发明的实施例的编码电路包括数字平均单元，其接收循环 温度计码或标准温度计码，并且通过多数投票规则来减小在所接收的温 度计码中的气泡误差；逻辑边界检测单元，其检测从数字平均单元输出 的温度计码中的逻辑边界；以及编码器单元，其基于来自逻辑边界检测 单元的输出信号来生成输出码。
根据本发明另 一个实施例的模-数变换器包括第 一模-数变换逻辑单
元，其输出第一位组的数字信号。第一模-数变换单元包括电阻梯形电
路，其中连接了多个电阻，用于从电阻的连接点生成参考电压；折叠电 路，其生成对应于从电阻梯形电路提供的参考电压和输入信号的折叠波 形；插补电路，其插补彼此相邻的折叠电路的输出；比较器，其确定插 补电路的输出之间的幅度关系；数字平均单元，其通过多数投票规则来 校正比较器的输出结果中的误差；逻辑边界检测单元，其检测从数字平 均单元输出的数据中的改变点；以及编码器单元，其根据逻辑边界检测
单元的输出将数据变换为二进制码。
可以由能够高速操作的极小逻辑电路来实现的根据本发明的编码电 路可直接应用于标准温度计码。
另外，根据本发明的编码电路可应用于高速A/D变换器。尤其是， 该编码电路适合于减少使用A/D变换方法的折叠型A/D变换器中的气泡 误差，该A/D变换方法的分辨率与闪跃型A/D变换器的分辨率相比更易 于增力口。
图1是示出第一实施例中的模-数变换器的方框配置图2是示出图1中的折叠电路的电路配置图3是示出图2中的折叠电路的操作的波形图4是示出另一折叠电路的电路配置图5是示出图4中的折叠电路的操作的波形图6是示出图1中所示的双插补电路的电路配置图7是示出所生成的全部折叠波形的波形图8是示出图1中的编码电路的电路配置图9是示出图8中的数字平均电路的电路配置图IO是示出图9中的数字平均电路的操作的逻辑表；
图11是示出图9中数字平均电路的操作的另一逻辑表；
图12是示出图8中所示的逻辑边界检测单元的操作的逻辑表;
图13是示出第二实施例中的编码电路的电路配置图； 图14是示出图13所示的格雷二进制变换电路的图15是示出相关技术的闪跃A/D变换器的编码电路的电路图16是示出图15中的编码电路的操作的逻辑表。
具体实施例方式
图1示出使用本发明的编码电路的一个实施例的5位折叠型A/D变 换器50的方框配置。
如图1所示，折叠型A/D变换器50包括追踪和保持电路10、电阻 梯形电路11、高阶位变换器12、和低阶位变换器20。低阶位变换器20 包括折叠电路21-24、双插补电路25、比较器26、和编码电路27。
追踪和保持电路10的输出被连接到高阶位变换器和低阶位变换器的 输入。 ，
执行高阶位的模-数变换操作的高阶位变换器12通常具有两位或三 位，且诸如闪跃型A/D变换器的电路被用于高阶位变换器12。
低阶位变换器20具有比高阶位变换器12更多的位。折叠方法主要 被用于低阶位变换器。
折叠电路21-24生成随着输入模拟信号对于彼此不同的多个参考电 压而改变、其每个重复地变成H电平和L电平的折叠波形。稍后将描述 详细的电路配置和操作。
双插补电路25通过插补相邻的折叠波形来创建所生成的折叠波形。 稍后将描述电路配置和操作。
如果折叠电路的差异输出大于0,则比较器26输出1,并且如果差 异输出小于O,则输出0。
编码电路27从比较器26输出的循环温度计码中生成二进制数据， 并且在图1中的示例中，输出低阶位数字数据。
接下来，下面描述图1中所示的折叠型A/D变换器50的操作。当模 拟输入信号Ain被提供给追踪和保持电路10时，其输出信号被提供给高 阶位变换器和低阶位变换器。由比较器比较被输入到高阶位变换器12的 模拟信号与对于从电阻梯形电路11提供的高阶两位的参考电压，并且输
出H电平或者L电平的比较结果。逻辑边界检测单元检测从比较器输出
的H电平和L电平之间的改变点，该结果被提供给用于变换成二进制数 据的编码电路，并且输出高阶两位。
另一方面，输入到低级位变换器20的追踪和保持电路10的输出首 先被输入到折叠电路21-24并且与从电阻梯形电路11输出的参考电压相 比较。图1示出对于三位的低阶位变换器。在该变换器中，存在四个折 叠电路21-24。四个折叠电路的输出由双插补电路25进行插补以输出总 共八个折叠波形0-7,并且由比较器26对值进行比较以确定它们的值的 关系。在比较器26之后紧接着校正转变误差的数字平均电路。逻辑边界 检测单元检测所校正的八个数据片中的逻辑改变点并且输出改变点到编 码电路27用于变换成二进制数据。
在本说明书中，最高阶位可以被称为最高有效位，而最低阶位可以 净皮称为最低有效位。
图2示出图1中所示的折叠电路21-24的电路配置的示例。
例如，由MOS晶体管配置图2中的折叠电路100(21-24)。电阻(51 ) 被连接在电源(VDD )和端子Von之间，端子Von被连接到NMOS晶体 管53的漏极，NMOS晶体管53的栅极被连接到端子Vin，并且其源极被 连接到电流发生器I 65的 一个端子。电流发生器I 65的另 一端子被连接 到参考电位，例如接地。电阻(52)被连接在电源(VDD)和端子Vop 之间，端子Vop被连接到NMOS晶体管54的漏极。NMOS晶体管54的 栅极被连接到提供参考电压Vrefl的端子，并且其源极共同地被连接到 NMOS晶体管53的源极。
NMOS晶体管55的漏极被连接到端子Vop,其栅极被连接到端子 Vin,并且其源极被连接到电流发生器I 66的一端。NMOS晶体管56的 漏极被连接到端子Von,其栅极被连接到提供参考电压Vref2的端子，并 且其源极共同地被连接到NMOS晶体管55的源极。电流发生器I 66的 另一端被连接到参考电位，例如接地。
NMOS晶体管57的漏极被连接到端子Von,其栅极被连接到端子 Vin,并且其源极被连接到电流发生器I 67的一端。NMOS晶体管58的
漏极被连接到端子Vop，其栅极被连接到提供参考电压Vref3的端子，并 且其源极共同地被连接到NMOS晶体管57的源极。电流发生器I 67的 另一端被连接到参考电位，例如接地。
NMOS晶体管59的漏极被连接到端子Vop,其棚-极被连接到端子 Vin,并且其源极被连接到电流发生器I 68的一端。NMOS晶体管60的 漏极被连接到端子Von,其栅极被连接到提供参考电压Vref4的端子，并 且其源极共同地被连接到NMOS晶体管59的源极。电流发生器I 68的 另一端被连接到参考电位，例如接地。
NMOS晶体管61的漏极被连接到端子Von,其栅极被连接到端子 Vin，并且其源极被连接到电流发生器I 69的一端。NMOS晶体管62的 漏极被连接到端子Vop,其栅极被连接到提供参考电压Vref5的端子，并 且其源极共有地被连接到NMOS晶体管61的源极。电流发生器I 69的 另一端被连接到参考电位，例如接地。
参考电压Vrefl-Vref5是由电阻梯形电路将最高参考电压和最低参考 电压化分成预定间隔的电压所生成的电压。这些电压全部是不同的并且 从Vrefl到Vref5顺序地增加。
接下来，下面参考图3所示的波形图描述折叠电路100的操作。折 叠电路100对应于图1所示的折叠电路21。如图2所示，折叠电路包括 具有电流发生器65-69的五个尾电流I的五个差异对(differential pair)。每 个差异对接收来自输入子Vin的电压和来自电阻梯形电路的Vrefl-Vref5 中的一个参考电压。图2所示将那些差异对连接到的负载电阻(51, 52) 来生成如图3所示的电压差Vop-Von,其中Vop-Von是折叠电路的输出信 号的Vop和Von之间的差。差Vop-Von是具有交叉于Vrefl-Vref5处的五 个0电压并具有RI的振幅的折叠波形。这是折叠电路100的输出。
图4示出另一实施例中的折叠电路150的电路配置。该折叠电路150 对应于图1所示的折叠电路22-24。另外，这种折叠电路150是图2中折 叠电路100的修改，用电流发生器代替图2中的第五阶段的差异对(电 路)。
即，由包括NMOS晶体管153和154、 NMOS晶体管155和156、 NMOS晶体管157和158、NMOS晶体管159和160的对配置差异对(电 路)。NMOS晶体管153、 156、 157和160的漏极共同地被连接到端子 Von并且经由电阻R (151)被连接到电源(VDD)。 NMOS晶体管154、 155、 158和159的漏极共同地被连接到端子Vop并且经由电阻R ( 152) 被连接到电源(VDD)。
参考电压Vrefl、 Vref2、 Vrefi和Vref4分別被连接到NMOS晶体管 154、 156、 158和160的栅极，组成差异电路的NMOS晶体管对的源极 分别共同地被连接到电流发生器(I 165-1 168 )。
电流发生器I169的一个端子被连接到电阻R (151)和NMOS晶体 管153、 156、 157和160的漏极之间的共同连接点，并且另一端被连接 到参考电位，例如接地。
如上所述，折叠电路150包括具有尾电流I的四个差异电路和具有电 流值I的一个电流发生器。图l所示的折叠电路22-24的输出信号的Vop 和Von之间的差Vop-Von具有如下波形，该波形具有交叉于参考电压 Vrefl-Vref4处的四个零，并且具有图5中所示的RI的振幅。
接下来，图6示出了插补电路200的电路配置。接收折叠电路i(201 ) 的输出Vi和折叠电路i+1 (202)的输出Vi+1的插补电路200执行下列 操作。例如，本实施例中的双插补电路由电阻211和212划分相邻折叠 电路201和202的输出，如图6A中所示，用来生成具有在图6B所示的 Vi和Vi+1之间的中间点中的零交叉点的插补信号(Vi + Vi+1 ) /2。
通过执行这种插补，如图7所示生成信号总共八个信号的折叠波形 即，从折叠电路21-24输出的信号的四个折叠波形a、 c、 e和g和由插补 生成的信号的四个折叠波形b、 d、 f和h。这意味着，在从低电位侧参考 电压Vrb ( =Vrl )到高电位侧参考电压Vrt ( =Vr33 )的间隔中，在通过5 位分辨率的32的划分所产生的32+1个参考电位处生成零交差点。八个 折叠波形被输入到八个比较器，确定在零交叉点处的幅度关系以生成对 应于输入信号的循环温度计码。将循环温度计码输入到根据本发明的编 码电路来给出所希望的低阶三位输出。
图7中输入信号所属的四个参考电压间隔(Vrl-Vr9, Vr9-Vrl7,
Vrl7-Vr25, Vr25-Vr33 )由高阶位变换器的两个位所确定。通过同步高阶 的两位与给出的低阶的三位来得到五位A/D变换器的最后输出。 接下来，图8示出本发明实施例中的编码电路300。 对从比较器输出的数据执行逻辑操作来将数据变换成二进制码的编 码电路300包括数字平均单元(平均化电路)、逻辑边界检测器单元、和 编码器电路。为了方便，在下面的描述中，编码电路(300)指的是从比 较器的输出到编码器单元的配置，并且编码器单元指的是将来自逻辑边 界检测器单元的输出数据变换到二进制码的电路。
尽管图8中的编码电路300具有三位电路配置，但这仅为示例。本 发明可适用于任何数量位的配置。
数字平均单元包括八个数字平均(平均；或者多数投票规则)电路， AVEO (310)到AVE7 (317)。数字平均电路AVEO (310)的输入被连接 到比较器CPO和CP1的输出，同时比较器CP7的输出经由反相器INV2
(318)被连接到电路AVEO (310)的输入。数字平均电路AVEO (310) 的输出被连接到XORO (330)的一个输入。
数字平均电路AVE1 (311 )的输入被连接到比较器CPO、 CP1和CP2 的输出，并且其输出被连接到XOR (异或电路)1 (331)的一个输入。 数字平均电路AVE2 (312)的输入被连接到比较器CP1、 CP2和CP3的 输出，并且其输出被连接到X0R2( 332 )的一个输入。数字平均电路AVE3
(313)的输入被连接到比较器CP2、 CP3和CP4的输出，并且其输出被 连接到XOR3 ( 333 )的一个输入。数字平均电路AVE4 (314)的输入被 连接到比较器CP3、CP4和CP5的输出，并且其输出被连接到XOR4( 334 ) 的一个输入。数字平均电路AVE5 (315)的输入被连接到比较器CP4、 CP5和CP6的输出，并且其输出被连接到XOR5 ( 335 )的一个输入。数 字平均电路AVE6 (316)的输入被连接到比较器CP5、 CP6和CP7的输 出，并且其输出被连接到XOR6 ( 336 )的一个输入。数字平均电路AVE7
(317 )的输入被连接到比较器CP6和CP7的输出，并且经由INVl( 319 ) 被连接到比较器CP0的输出。数字平均电路AVE7 (317)的输出被连接 到XOR (异或电路)7 ( 337)的一个输入。
如上所述，不仅比较器CPO和CP1的输出被连接到最低级数字平均
电路AVE0(310)的输入，而且最高级比较器CP7的所反转的输出也被 连接到最低级数字平均电路AVE0(310)的输入。同样，不仅比较器CP6 和CP7的输出被连接到最高级数字平均电路AVE7 (317)的输入，而且 最低级比较器CPO的所反转的输出也被连接到最高级数字平均电路 AVE7 (317)的输入。
逻辑边界检测单元包括八个XOR电路(330-337 )。 XOR(异或电路)0( 330)的输入被连接到数字平均电路AVEO ( 310 ) 和AVE1 (311)的输出，并且其输出被连接到字线WLO。 X0R1 (331) 的输入被连接到数字平均电路AVE1 (311)和AVE2 (312)的输出，并 且其输出被连接到字线WL1。 X0R2 ( 332)的输入被连接到数字平均电 路AVE2 (312)和AVE3 (313)的输出，并且其输出被连接到字线WL2。 XOR3 ( 333 )的输入被连接到数字平均电路AVE3 (313 )和AVE4 (314) 的输出，并且其输出被连接到字线WL3。 XOR4 (334)的输入被连接到 数字平均电路AVE4 (314)和AVE5 (315)的输出，并且其输出被连接 到字线WL4。 XOR5 ( 335 )的输入被连接到数字平均电路AVE5 (315) 和AVE6 (316)的输出，并且其输出被连接到字线WL5。 XOR6 (336 ) 的输入被连接到数字平均电路AVE6 (316)和AVE7 (317)的输出，并 且其输出被连接到字线WL6。 XOR7 ( 337)的输入被连接到数字平均电 路AVE7 (317)的输出并经由反相器INV3 ( 338 )被连接到数字平均电 路AVE0 (310)的输出，并且其输出被连接到字线WL7。 接下来，下面描述编码器单元的电路配置。
编码器单元具有类似存储器的结构，并且包括NMOS晶体管MN1 (351) -MN15 ( 373 )以及PM0S晶体管MP1 (341) -MP3 ( 343 )。
PMOS晶体管MPl (341)的源极被连接到电源(VDD)，其栅极被 连接到编码线，并且其漏极被连接到位线BL2。该位线BL2被连接到反 相器INV4 (380)的输入，并且从INV4 (380 )的输出来输出高阶三位 数据B[2]。位线BL2，被连接到NMOS晶体管MN13 ( 371 )的漏极，该 MN13 (371)的栅极被连接到编码线，并且其源极被连接到地。
相似地，PMOS晶体管MP2 (342)的源极被连接到电源(VDD)， 其栅极被连接到编码线，并且其漏极被连接到位线BL1。该位线BL14皮 连接到反相器INV5 (381)的输入，并且从INV5 (381)的输出输出第 二位数据B[l]。位线BL1，被连接到NMOS晶体管MN14 ( 372 )的漏极， 该MN14 (372)的栅极被连接到编码线，并且其源极被连接到地。
PMOS晶体管MP3 ( 343 )的源极被连接到电源(VDD),其栅极被 连接到编码线，并且其漏极被连接到位线BL0。该位线BLO被连接到反 相器INV6 (382)的输入，并且从INV6 (382 )的输出输出低阶位数据 B[O]。位线BL0，被连接到NMOS晶体管MN15 ( 373 )的漏极，该MN15 (373 )的栅极被连接到编码线，并且其源极辟皮连接到地。
表示全部0的字线WL0不被连接到NMOS晶体管。字线WL1被连 接到NMOS晶体管MN12 ( 362 )的栅极，该NMOS晶体管MN12 ( 362 ) 的漏极被连接到位线BLO,并且其源极被连接到位线BLO，。相似地，字 线WL2被连接到NMOS晶体管MN1K361 )的栅极，晶体管MN11(361 ) 的漏极被连接到位线BL1，并且其源极被连接到位线BL1，。字线WL3 被连接到NMOS晶体管MN9 ( 359 )和MN10 ( 360 )的栅极，MN9 ( 359 ) 的漏极被连接到位线BLl,其源极被连接到位线BL1', MN10 (360)的 漏极被连接到位线BLO，并且其源极被连接到位线BL0，。字线WL4被 连接到NMOS晶体管MN8 ( 358 )的栅极，该MN8 ( 358 )的漏极被连 接到位线BL12,并且其源极被连接到位线BL2'。字线WL5被连接到 NMOS晶体管MN6 ( 356 )和MN7 ( 357 )的栅极，MN6 ( 356 )的漏极 被连接到位线BL2,其源极被连接到位线BL2', MN7 ( 357)的漏极被 连接到位线BLO,并且其源极被连接到位线BL0'。字线WL6被连接到 NMOS晶体管MN4 ( 354 )和MN5 ( 355 )的栅极，MN4 ( 354 )的漏极 被连接到位线BL2，其源极被连接到位线BL2， ， MN5 ( 355 )的漏极被 连接到位线BL1，并且其源极被连接到位线BL1，。 字线WL7被连接到 NMOS晶体管MN1 (351)、 MN2 (352)和MN3 ( 353 )的栅极，MN1 (351 )的漏极被连接到位线BL2,其源极被连接到位线BL2'，固2( 352 ) 的漏极被连接到位线BL1,并且其源极-故连接到位线BL1， ， MN3 ( 353 )
的漏极被连接到位线BLO,并且其源极被连接到位线BL0，。
如上所述，编码电路300包括数字平均单元，其接收从八个比较 器CP0-CP7输出的温度计码以减少码中的气泡误差；逻辑边界检测单元， 其检测温度计码中l和O之间的改变点；以及编码器单元，其基于来自 逻辑边界检测单元的输出信号来生成3位码。通过将图15中相关技术示 例中所示的逻辑边界检测单元的功能划分为两个来生成本实施例中的数 字平均单元和逻辑边界^r测单元。
上述数字平均单元包括八个3-输入的逻辑电路AVEO (310) -AVE7 (317)，每个逻辑电路接收温度计码CP0-CP7的连续的三个码。低端 AVEO (310)接收CPO、 CP1,和通过由反相器INV2 (318)将CP7进行 反转所生成的信号，而高端AVE7 (317)接收CP6、 CP7，和通过由反相 器INV1 (319)将CPO进行反转所生成的信号。
接下来，图9示出了数字平均电路400的电路配置的示例。 具有图9中所示的三-输入逻辑电路的配置的数字平均电路400对应 于图8中的AVEO (310) -AVE7 (317)。每个AVEO (310) -AVE7 (317) 包括两个NOR电路NOR1 ( 402 )和NOR2 ( 404 )、反相器INV1 ( 403 )、 OR电路ORl (405 ),和NAND电路NAND1 (401)。
NAND1 ( 401 )的输入被连接到II和12所供应的输入端，并且其输 出被连接到0R1 (405 )的输入。N0R1 (402)的输入被连接到II和12 所供应的输入端，并且其输出被连接到NOR2 ( 404 )的输入。INV1 ( 403 ) 的输入被连接到输入信号13所供应的端子，并且其输出被连接到NOR2 (404)的输入。NOR2 (404)的输入被连接到INV1 (403 )的输出和 N0R1 (402)的输出，并且其输出被连接到0R1 (405 )的输入。
0R1 (405 )的输入被连接到NAND1 (401)和NOR2 (404)的输 出，并且从其输出输出计算结果D。
图10中的真值表所示，这种三-输入逻辑电路是多数投票规则电路， 其中如果三个输入11-13的两个或者多个处于"H"电平，则在输出D处 输出H电平，如果两个或者多个输入处于"L"电平，则在输出D处输 出L电平。
在这种方法中，对于温度计码的三个连续的码来进行多数决定，并 且另外，分别对应于循环码的高端和低端的CP7和CP0的反转的信号被
输入到对应于循环温度计码的低端和高端的多数投票规则电路AVEO (310)和AVE7 (317)的输入。从而，即使生成诸如图11中所示的循 环温度计码特有的气泡误差，并且在图15中所示的相关技术示例中，输 出两个逻辑边界，上述的电路配置生成1和0之间的一个改变点并且从 而减少误差的影响。
(330 ) -XOR7 (337 )和一个反相器INV3 ( 338 )，该逻辑边界检测单元 接收在其中由于上述数字平均单元的操作而包括了连续1和连续0之间 的仅一个改变点的温度计码输出信号A0-A7。对于输入信号的连续两个 码执行逻辑异或(XOR)操作。例如，当八个编码A0-A7是"11110000" 时，仅输出字线WL3是1，因为仅X0R3 ( 332 )具有l和O的输入值， 且从而，检测到连续1和连续0之间的逻辑边界点。
另外，不仅AVE7 (317)的输出A7被输入到对应于数字平均单元 的输出的高阶A7的XOR7 (337 )的输入，而且AVE0 (310)的输出A0 的反转的信号也被输入到对应于数字平均单元的输出的高阶A7的XOR7
(337 )的输入。这使得即使当诸如循环温度计码的码被从低端开始填充 1或者被从低端开始填充0时，也可能检测处于逻辑边界点的字线WL7。 例如，当A0-A7全部为1时，可以检测处于逻辑边界点字线WL7,因为 1和0被输入到XOR7 ( 337),而即使当A0-A7全部为0时，也可以检 测处于逻辑边界点的字线WL7，因为1和0被输入到XOR7 ( 337 )。
编码器单元包括PMOS晶体管MP1 (341) -MP3 ( 343 )，其用于 通过设置编码信号为L电平来预充电位线BL0-BL2至电源(VDD); NMOS晶体管MN13 ( 371 ) -MN15 ( 373 ),其用于通过设置编码信号为 H电平来将位线BL0， -BL2'下降到GND (接地)；NMOS晶体管MN1
(351) -MN12 (362),其被连接到字线WL0-WL7,用于基于从逻辑边 界检测单元输出的H电平来将预定位线下降到GND;以及反相器INV4
(380 ) -INV6 ( 382 ),其反转位线BL0-BL2来给出所希望的二进制输出。因此，当编码信号被设置为L电平以预充电位线BL0-BL2至VDD 并且然后即X0R3 (333 )的输出的字线WL3变为H电平，NMOS晶体 管MN9 ( 353 )和MN10 ( 354 )被导通，位线BL1和BL0被连接到GND 并且被设置为L电平，以及由反相器INV4 ( 382 ) -INV6 (380)反转位 线BL1和BL0以输出所输出的二进制信号B[2:0]-011。
然而，如果如图12中所示生成两个气泡误差，即使上述数字平均单 元也可能无法校正误差。在这种情况下，来自逻辑边界检测单元的两个 或多个输出信号变为H电平。结果，虽然二进制输出应该是B[2:0]-100, 图8所示的本实施例中的编码单元的NMOS晶体管MN8( 358 )和MN11 (361)同时被导通，二进制输出变为B[2:0]=110，并且在输入生成大误 差。
图13示出另一实施例中编码电路500，其中在上述编码器单元中使 用的不是二进制码而是格雷码。在该实施例中，需要在编码器单元之后 提供图14中所示的新电路，格雷到二进制(格雷码)变换电路600。
图13中的编码电路500与图8中编码电路300在数字平均单元和逻 辑边界检测单元的配置上相似，但在编码器电路的配置上不同。
数字平均单元和逻辑二进制检测单元的配置的描述与图8中的对应 单元的描述相同，所以在此省略其描述。参考编码器单元的电路配置， 仅用于编码的被连接到字线WL0-WL7的NMOS晶体管MN1 (551) -MN12 ( 562 )的连接关系不同。
输出全部H电平数据的字线WLO不被连接到NMOS晶体管。字线 WL1被连接到NMOS晶体管MNA12 ( 562 )的栅极，该MNA12 ( 562 ) 的漏极被连接到位线BLO,并且其源极被连接到位线BLO，。字线WL2 被连接到NMOS晶体管MNA10 ( 560)和MNA11 (561)的栅极，该 MNA10 (560)的漏极被连接到位线BLl,其源极被连接到位线BL1'。 MNAll( 561 )的漏极被连接到位线BLO，并且其源极被连接到位线BLO，。 字线WL3被连接到NMOS晶体管MNA9 ( 559 )的栅极，MNA9 ( 559 ) 的漏极被连接到位线BL1,并且其源极被连接到位线BL1，。字线肌4 被连接到NMOS晶体管MNA7 ( 557 )和MNA8 ( 558 )的栅极，MNA7
(557 )的漏极被连接到位线BL2,其源极被连接到位线BL2'， MNA8
(558 )的漏极被连接到位线BL1,并且其源极被连接到位线BL1，。字 线WL5被连接到NMOS晶体管MNA4 ( 554 )、 MNA5 ( 555 )和MNA6
(556 )的栅极，MNA4 ( 554)的漏极被连接到位线BL2,其源极被连接 到位线BL2， ， MNA5 ( 555 )的漏招j皮连接到位线BL1,并且其源扭j皮 连接到位线BLl，， MNA6 ( 556 )的漏极被连接到位线BLO,并且其源 极被连接到位线BL0，。字线WL6被连接到NMOS晶体管MNA2 ( 552 ) 和MNA3 ( 553 )的栅极，MNA2 ( 552 )的漏极被连接到位线BL2，其 源极被连接到位线BL2， ， MNA3 ( 553 )的漏极被连接到位线BLO,并 且其源极被连接到位线BL0'。字线WL7被连接到NMOS晶体管MNA1
(561)的栅极，MNA1 (551)的漏极被连接到位线BL2，并且其源极被 连接到位线BL2'。其他电路配置与图8中的电路配置相同。
接下来，下面描述图13中所示的编码电路500的操作。例如，当编 码信号^t设置为L电平以预充电位线BL0-BL2至VDD，并且然后即 XOR3( 333 )的输出的字线WL3变为H电平，NMOS晶体管MNA9( 559 ) 被导通，并且位线BL1被连接到GND并变为L电平。结果，位线BL2 变成H电平，位线BL1变成L电平，位线BLO变成H电平，并由反相 器INV4 ( 580 ) -INV6 ( 582 )反转数据以输出所输出的格雷码信号 B[2:0]=010。
由于图14中B[D2G, DIG, D0G]=010,基于逻辑电路的操作使得 格雷到二进制(格雷码)变换电路600 ( 583 )来输出D2B=0、 D1B=1、 和D0B=1,这意味着重新产生了二进制数据B[2:0]=011。
该格雷码变换电路600接收从格雷码的高阶侧开始的D2G-D0G，并 且产生变为编码电路的输出B[2:0]的二进制码输出D2B-D0B。
下面是操作的另一示例。即使由于使用图12中所示的格雷码而导致 气泡误差被包括在数字平均单元的输出中，并且因此，字线WL2和WL4 同时变为H电平，但由于格雷码特征即在相邻码中的1和O之间仅存在 一个改变点，在这种情况下位线BL0-BL2全部变为L电平，且INV4( 580 ) -INV6 ( 582 )的输出变为B[2:0]=lll。另外，因为由格雷到二进制(格
雷码)变换电路583生成的二进制输出变为B[2:0]=101,对于应该被输 出的二进制输出B[2:0]=100,误差被最小化。
如上所述，本发明的编码电路执行高速的操作。另外，用于其分辨 率比闪跃型A/D变换器的分辨率更易于增加的折叠型A/D变换器的循环 温度计码的使用可以减少循环温度计码特有的气泡误差。
这种编码电路的电路配置能够通过极小的逻辑电路来实现，并且电 路可以直接被用于标准温度计码。从而，编码电路能够快速且可靠地执 行对于各种类型的A/D变换方法的变换。
本申请包括关于2006年5月11日在日本专利局提交的日本专利申 请JP 2006-132550的主题，在此通过引用并入其全部内容。
本领域的技术人员应该理解，根据设计需要和其他因素，在所附权 利要求或其等同物的范围之内，可以进行各种修改、合并、子合并和替 换。
权利要求
1.一种编码电路，包括数字平均单元，其接收循环温度计码或标准温度计码，并且通过多数投票规则来减小在所接收的温度计码中的气泡误差；逻辑边界检测单元，其检测从所述数字平均单元输出的所述温度计码中的逻辑边界；以及编码器单元，其基于来自所述逻辑边界检测单元的输出信号来生成输出码。
2. 根据权利要求1所述的编码电路，其中数字平均单元包括多数投票规则电路，每个所述多数投票规则电路输出 对于每个所接收的温度计码的三个或多个相邻码中最频繁出现的码，最高阶多数投票规则电路，其对于所接收的温度计码的最高有效位、其 相邻位，和所接收的温度计码的最低有效位的反转的信号执行多数决定，以 及最低阶多数投票规则，对所述温度计码的最低有效位、其相邻位，和所 接收的温度计码的最高有效位的反转的信号执行多数决定。
3. 根据权利要求1所述的编码电路，其中所述逻辑边界检测单元包括2-输入的异或逻辑电路，每个所述异或逻辑所述异或逻辑电路的最高阶的一个，接收最高有效位和所述数字平均单 元的输出的所反转的最低有效位。
4. 根据权利要求1所述的编码电路，其中所述编码器单元具有类似存储器的结构，其中经由字线从所述逻辑边界 检测单元接收信号并向位线输出已编码的输出，以及 所述编码器单元，包括在预充电时间预充电所述位线至电源电平的晶体管； 在编码时间由对应的字线导通以设置所述位线为地电平用于提供所 希望的输出的晶体管；以及在预充电时间从地电平断开所述位线的晶体管。
5. —种包括输出第 一位组的数字信号的第 一模-数变换单元的模-数变换 器，所述第一模-数变换单元包括电阻梯形电路，其中多个电阻被连接，用于在所述电阻的连接点生成参考电压；折叠电路，其生成对应于所述参考电压和输入信号的折叠波形，所述参考电压从所述电阻梯形电路提供；插补电路，其插补彼此相邻的所述折叠电路的输出；比较器，其确定所述插补电路的输出之间的幅度关系；数字平均单元，其通过多数投票规则来校正所述比较器的输出结果中的误差；逻辑边界检测单元，其检测从所述数字平均单元输出的数据中的改变点；以及编码器单元，其根据所述逻辑边界*^测单元的输出将数据变换为二进制码。
6. 根据权利要求5所述的模-数变换器，进一步包括 第二模-数变换单元，其接收所述输入信号，比较所述输入信号与所述参考电压，根据所述比较结果将所述输入信号变换为二进制位，并且输出第二 位组的数字信号。
7. 根据权利要求5所述的模-数变换器，其中所述第一模-数变换单元对低阶位组执行模-数变换，而所述第二模-数变 换单元对高阶位组执行模-数变换。
8. 根据权利要求5所述的模-数变换器，其中所述比较器的至少在最高有效位的输出、在相邻位的输出，和在最低有 效位的所反转的输出被提供给所述数字平均单元的最高阶处理单元。
9. 根据权利要求5所述的模-数变换器，其中所述比较器的至少在最低有效位的输出、在相邻位的输出，和在最高有 效位的所反转的输出被提供给所述数字平均单元的最低阶处理单元。
10. 根据权利要求5所述的模-数变换器，其中所述数字平均单元的最高阶处理单元的输出和所述数字平均单元的最低 阶处理单元的所反转的输出被提供给所述逻辑边界检测单元的最高有效位逻 辑操作单元。
11. 根据权利要求5所述的模-数变换器，其中所述折叠电路生成对应于从所述电阻梯形电路输出的参考电压和所述输 入信号的折叠波形。
12. 根据权利要求9所述的模-数变换器，其中所述插补电路包括基于从相邻的折叠电路输出的结果来插补从相邻的折叠电路输出的值的N倍插补电路(N为等于或大于2的整数)。
13. 根据权利要求5所述的模-数变换器，进一步包括 格雷-二进制变换电路，其处理所述编码电路的输出。
14. 根据权利要求6所述的模-数变换器，其中所述第一模-数变换单元对低阶位组执行模-数变换，而所述第二模-数变 换单元对高阶位组执行模-数变换。
15. —种编码电^各，包括数字平均装置，其用于接收循环温度计码或标准温度计码，并且通过多 数投票规则来减d、在所接收的温度计码中的气泡误差；逻辑边界检测装置，其用于检测从所述数字平均装置输出的所述温度计 码中的逻辑边界；以及编码器装置，其基于来自所述逻辑边界检测装置的输出信号来生成输出码。
全文摘要
一种编码电路包括数字平均单元，接收循环温度计码或标准温度计码，并且通过多数投票规则来减小在所接收的温度计码中的气泡误差；逻辑边界检测单元，检测从数字平均单元输出的温度计码中的逻辑边界；以及编码器单元，基于来自逻辑边界检测单元的输出信号来生成输出码。
文档编号H03M1/36GK101098144SQ200710129239
公开日2008年1月2日 申请日期2007年5月11日 优先权日2006年5月11日
发明者尾野孝一, 松浦浩二, 牧川洁志 申请人:索尼株式会社