专利名称：延迟电路的制作方法
技术领域：
本发明是有关于一种延迟电路，尤指一种不受电源电压变化影响而可提供高稳定延迟时间于数字信号处理的延迟电路。
背景技术：
在许多电路中，例如时脉信号产生器(clockgenerator)或是身寸频传输接收器(RF transceiver),对于信号相位的精确度要求相当高，当这些信号相位产生偏差时，会对整个系统产生相当大的影响。至于在多相位时脉信号产生器 (multi-phase clockgenerator)中，每个输出信号间的相位差的精确度亦相当重要，当相位误差增加时，输出时脉信号的时脉抖动(jitter)也会增加，这对需要精确的时脉信号的系统而言，可能会导致后级电路严重的错误，例如模拟至数字转换器的取样点错误，或是位错误率(biterror rate)上升。因此，在设计需高相位精确度的电路时，都会小心处理其布局路径，然而当供应电压
发生飘移现象时，已知延迟电路技术通常无法提供准
确的相位延迟，此时就需要利用额外的机制对相位偏
移做修正。
已知的延迟电路技术主要是利用电谷的充放电效
应来对欲传送至下一级的信号进行延迟处理请参考
图1 ，图l是显示一己知延迟电路l o0的电路意
图。延迟电路1 0 o包含 一 前级充放电电路105及
反相器1 9 0 。前级充放电电路1 05包含第一
电流源1 1 0、 一第二电流源l 1 2、第控制开
关1 20 、 一第二控制开关1 2 2 、及--电容]L 3 0 。反相器1 9 O包含一 P通道金属氧化半场效应曰 曰曰体管
PMOSFET) 1 8 O及一N通道金属氧化半场效应晶体
管(NMOSFET) 18 2。
延迟电路1 0 0牵禺合于第一
供应电压Vdd及一第二供应电压Vss之间，第—控制
开关12 0及第二控制开关1 2 2是受控于逻辑输
入信号S i n 。根据第 一 控制开关1 2 0及第—控制开关
12 2的开关状态，第一电流源l 1 o及第电流源
11 2可对电容器1 3 0执行充电及放电操作，用以
产生电压信号Vc。反相器1 9 0执行电容130的电
压信号Vc的信号反相处理，以产生落后逻辑输入信号
Sin 一延迟时间的一逻辑输出信号Sout,说明书第3/20页
但当第 一 供应电压Vdd或第二供应电压Vss的供
应电压漂移时，反相器1 9 0的输入至输出的转态电
压随的改变，使电容13 0充放电的相对应于延迟时
间的电压范围跟着改变，导至输入至输出的延迟时间
也跟着改变，换句话说，当供应电压不稳定时，延迟
时间也随的不稳定。
请参考图2 ，图2是显示另一已知延迟电路20
0的电路示意图。延迟电路2 00包含 一 前级充放电
电路2 05及 一 比较电路2 9 0。前级充放电电路2
05用以根据逻辑输入'信号Sin产生电压信号Vc，
与上述的前级充放电电路1 o5的内部电路结构相
同，所以不再赘述。比较电路29 0包含 一 第一分压
电阻2 91 、 一第二分压电阻29 2 、及 一 比较器2
95。第一分压电阻29 1及一第二分压电阻292
孝禺合于第一供应电压Vdd与第二供应电压V s s之间，
用以提供一比较参考电压Vr 。比较器2 9 5执行电压
信号Vc -与比较参考电压Vr的信号比较处理，用以产
生逻辑输出信号S o u t 。
延迟电路2 0 0是将电压信号Vc上升及下降的转
态电压均设为比较参考电压Vr，但仍受供应电压漂移
的影响。此外，第 一 及第二分压电阻的额外功率消耗
亦为此电路的缺点，若使用高分压电阻以降低额外功率消耗，贝lj在电
阻元件面积，不
发明内容
本发明的巨
受供应电压漂移
不需耗费相当的
度及生产成本的
依据本发明
含一■■、 / * 目IJ级充放电
路-、/ ■ 目IJ级充放电
入信号，及输
电电路是用以根
电压信号信号
出上山 乂而以接收电压
延迟信号及第
电流源、第
曰 曰曰体管。第电
应电压，及一第
接收第供应第丄山 顺，及一控
以接收电压信号
路布局设计中，需 利于电路密集度及
的在于，提供- 种
的影响此外，在
分压电阻元件面积
降低。
的实施例，苴 z 、揭露
电路、信号处理
电路包含输入A山 顺
出端用以输出电
据逻辑输入信号执
处理电路孝禺合于、z * 目ij
信号，用以根据电
二延迟信号，信号
一晶体管、第一
流源包含一第—山 顺
— 上山 一顺第曰 曰曰体管
电压，第丄山 顺孝禺
制端稱合于目U级充， 其中第曰 曰曰体管耗费相当的分压电
生产成本。
延迟电路苴 z 、可不
电路布局设计中
，有利于电路密集
一种延迟电路，包
电路、及输出电
用以接收逻辑输
压信号，刖级充放
行充放电程序产生
级充放电电路的输
压信号产生第
处理电路包含—第
电流源、及第
用以接收第供
包含 一 第一山 顺用以
合于第一电流源的放电电路的输出上山 顺
的第二端是用以输12第延迟信号第—电流源包含一第A山 顺用以接收
第一供应电压，及第端第曰 曰曰体管包含一第一
上山 顺用以接收第供应电压，第—丄山 顿牵禺合于第一电流
源的第一山 顿，及控制上山 顺稱合于- / * 刖级充放电电路的输
出丄山 顺以接收电压信号，中第曰 曰曰体管的第端是用
以输出第一延迟信号输出电路包含一第一输入端耦
合于第曰 曰曰体管的第一上山 顺，用以接收第—延迟信号，
第输入丄山 顿稱合于第曰 曰曰体管的第丄山 顺，用以接收
第一延迟信号，第.二 ；瑜入端用以接收逻辑输入f 号，
及一输出一山 顿用以输出逻辑输出信号，输出电路根据
第—延迟信号、第一延迟信号、及逻辑输入信号产生
逻辑输出信号
依据本发明的实施例，苴 7 、另揭露种延迟电路，
包含.、/ * 目IJ级充放电电路、一信号处理电路、及输出
电路、' 刖级充放电电路包含—输入端用以接收—逻辑
输入信号，及—输出一山 顿用以输出电压信号、/ -刖级充
放电电路是用以根据逻辑输入信号执行充放电程序产
生电压信号信号处理电路孝禺合于—、-Z -刖级充放电电路的
输出上山 顺以接收电压信号，用以根据电压信号产生一第
延迟信号及—第延迟信号，信号处理电路包含一
第电流源、—第—曰 曰曰体管、第电流源、及一第
一曰 曰曰体管第—电流源包含一第一A山 顿用以接收—第一
13供应电压，及—第Jj山 顺第 一 晶体管包含-*第一端用
以接收第一供应电压一第二A山 顿親合于第—电流源
的第一上山 顺，及控制A山 顺稱合于前级充放电电路的输出
一山 顿以接收电压信号，中第 一 晶体管的第^山 顿是用以
输出第延迟信号第电流源包含第上山 顺用以接
收第供应电压，及第—JL山 —顺。第一曰 曰曰体管包含 一 第
丄山 顺用以接收第供应电压，一第1山 顺親合于第二电
流源的第一山 顿，及控制^ff5親合于.、/* 刖级充放电电路的
输出端以接收电压信号，其中第晶体管的第二端是
用以输出第延迟信号输出电路包含第输A端
稱合于第曰 曰曰体管的第端，用以接收第--延迟信号，
第输入上山 顺幸禺合于第晶体管的第上山 顺，用以接收
第延迟信号，及输出端用以输出-一逻辑输出信号，输出电路根据第—延迟信号及第延迟信号产生逻辑
输出信号0
为让本发明更显而易懂，下文依本发明的延迟电
路，特举实施例配合附图作详细说明，但所提供的实
施例并不用以限制本发明所涵主的范围，其中
图1显示已知延迟电路的电路示意图。
图2显示另已知延迟电路的电路示意图，图3显示依本发明第一实施例的延迟电路的电路 示意图。
图4显示图3的延迟电路的工作相关信号的时序图。
图5显示依本发明第二实施例的延迟电路的电路
示意图。
图6显示依本发明第三实施例的延迟电路的电路 示意图。
图7显示依本发明第四实施例的延迟电路的电路 示意图。
具体实施例方式
请参考图3，图3是显示依本发明第一实施例的 延迟电路3 0 0的电路示意图。延迟电路3 0 0包含 一前级充放电电路3 0 5、 一信号处理电路3 5 0、 及一输出电路3 8 0。信号处理电路3 5 0包含一第 一电流源3 7 0、 一第一晶体管3 6 0、 一第二电流 源3 7 2 、及 一 第二晶体管3 6 2 。前级充放电电路 3 0 5包含 一 第三电流源3 1 0 、 一第 一 控制开关3 2 0 、 一第四电流源3 1 2 、 一第二控制开关3 2 2 、 及一电容3 3 0。输出电路3 8 0包含一第一或非门 (NOR gate ) 3 8 1 、 一第二或非门3 8 3 、 一第三
15或非门3 8 5 、及 一 第四或非门3 8 8 。
第三电流源3 1 O包含一第一端及一第二端，其 中第一端用以接收一第一供应电压Vdd，第二端用以供 应 一 电流13。第 一 控制开关3 2 0包含 一 第 一 端、一 第二端、及 一 控制端，其中第 一 端耦合于第三电流源 3 1 0的第二端，用以接收电流I 3 ，控制端用以接收 一逻辑输入信号Sin，第二端用以输出电流I3，第一 控制开关3 2 0是用以根据逻辑输入信号Sin控制其 第一端及第二端的耦合状态。第四电流源3 1 2包含 一第一端及一第二端，其中第一端用以接收一第二供 应电压Vss，第二端用以供应一电流I4，第二供应电 压Vss可以是一接地电压。第二控制开关3 2 2包含
一第 一 端、 一 第二端、及 一 控制端，其中第 一 端耦合 于第四电流源3 1 2的第二端，用以接收电流I4，控
制端用以接收逻辑输入信号Sin，第二端用以输出电流 14，第二控制开关3 2 2是用以根据逻辑输入信号 S in控制其第 一 端及第二端的耦合状态。第 一 控制开关 3 2 0及第二控制开关3 2 2可以是电子式继电器 (Electronic Relay )、金属氧化半场效应晶体管(MOS Transistor)、或双载子晶体管(Bipolar Transistor)。
电容3 3 Q包含一第一端及一第二端，其中第一 端耦合于第 一 控制开关3 2 0的第二端，用以输出一
16电压信号Vc，第二端用以接收第二供应电压Vss。当
逻辑输入信号Sin为低准位电压时，第一控制开关3 2 0导通且第二控制开关3 2 2截止，所以电容3 3 0可藉由第三电流源3 1 0所提供的电流 I 3执行充 电程序，使电压信号Vc上升至第 一 供应电压Vdd。当 逻辑输入信号Sin为高准位电压时，第一控制开关3 2 0截止且第二控制开关3 2 2导通，所以电容3 3 0可藉由第四电流源3 1 2所提供的电流 I 4执行放 电程序，使电压信号Vc下降至第二供应电压Vss。
第一电流源3 7 O包含一第一端及一第二端，其 中第 一 端用以接收第 一 供应电压Vdd ，第二端用以供应 一电流II 。第一晶体管3 6 O包含一第一端、 一第二 端、及 一 控制端，其中第 一 端用以接收第二供应电压 Vs s ，第二端耦合于第 一 电流源3 7 0的第二端，控制 端耦合于电容3 3 O的第一端，用以接收电压信号Vc， 第一晶体管3 6 O的第二端是用以输出一第一延迟信 号Sdl ，第一晶体管3 6 0是为一 N通道金属氧化半 场效应晶体管 (NMOS Field Effect Transistor) 或 一 N通道接面场效晶体管(N-channel Junction Field Effect Transistor )。
第二电流源3 7 2包含一第一端及一第二端，其 中第一端用以接收第二供应电压Vss，第二端用以供应
17一电流12 。第二晶体管3 6 2包含一第一端、 一第二
端、及 一 控制端，其中第 一 端用以接收第 一 供应电压
Vdd ，第二端耦合于第二电流源3 7 2的第二端，控制 端耦合于电容3 3 O的第一端，用以接收电压信号Vc， 第二晶体管3 6 2的第二端是用以输出 一 第二延迟信 号Sd2，第二晶体管3 6 2是为一 P通道金属氧化半 场效应晶体管 (PM0S Field Effect Transistor) 或 一 P通道接面场效晶体管(P-channel Junction Field Effect Transistor )。
第一或非门3 8 l包含一第一输入端、 一第二输
入端、及 一 输出端，其中第 一 输入端用以接收逻辑输 入信号Sin，第二输入端耦合于第二晶体管3 6 2的第
二端，用以接收第二延迟信号Sd2，输出端用以输出 执行逻辑输入信号Sin与第二延迟信号S d 2的逻辑反 或处理所产生的 一 第 一 信号。第二或非门3 8 3包含 一第一输入端、 一第二输入端、及一输出端，其中第 一输入端耦合于第二晶体管3 6 2的第二端，用以接
收第二延迟信号Sd2 ，第二输入端耦合于第一晶体管 3 6 0的第二端，用以接收第 一 延迟信号Sd 1 ，输出
端用以输出执行第 一 延迟信号Sd 1与第二延迟信号Sd 2的逻辑反或处理所产生的 一 第二信号。第三或非门 3 8 5包含一第一输入端、 一第二输入端、及一输出一山 乂而，其中第一输入端用以接收逻辑输入信号Sin，第—
输入端耦合于第一晶体管36 0的第二端，用以接收
第延迟信号Sd 1，输出端用以输出执行逻辑输入信
号Sin与第延迟信号Sd 1的逻辑反或处理所产生的
第三信号。
第四或非门38 8包含一第 一 输入一山 顺、第一输
入一山 顺、 一第二输入一山 顺、及一输出端，其中第输入A山 顺
稱合于第一或非门3 81的输出端，用以接收第梓 i口
号，第二输入端耦合于或非门3 83的输出A山 顿，
用以接收第一信号，第三输入端耦合于第三或非门3
85的输出—山 顿，用以接收第三信号，输出端用以输出
执行第 一 信号、第二信号、及第三信号的逻辑反或处
理所产生的逻辑输出信号S o u t 。
请参考图4 ，图4是显示图3的延迟电路300
的工作相关信号的时序图，横轴为时间轴。图4所示
的工作相关信号，由上而下依序为逻辑输入1[言号Sin 、
电压信号Vc、第--延迟信号Sd i 、第二延迟1言号Sd
2及逻辑输出信号Sout。逻辑输入信号si n在时间T 1从低准位电压转为高准位电压，第 一 控制开关3 2
0由导通转为截止，第二控制开关3 2 2由截止转为
导通，电容3 3 0藉由第四电流源3 1 2所提供的电 流I 4执行放电程序，使电压信号Vc的电压从第 一 供应电压Vdd递减。在时间T 2时，电压信号Vc的电压 递减至等于一第二转态电压Vt2，而第二晶体管3 6 2的控制端与第 一 端之间的 一 电压差，等于相对应于 第二晶体管3 6 2的 一 第二临界电压Vth 2 ，使第二晶 体管3 6 2由截止转为导通，所以第二延迟信号Sd2 就从低准位电压转为高准位电压。在时间T 3时，电压 信号Vc的电压递减至等于一第一转态电压Vtl ，而第 一晶体管3 6 1的控制端与第 一 端之间的 一 电压差， 等于相对应于第 一 晶体管3 6 1的 一 第 一 临界电压 Vth 1 ，使第 一 晶体管3 6 1由导通转为截止，所以第 一延迟信号Sd 1就从低准位电压转为高准位电压。
逻辑输入信号S i n在时间T 4从高准位电压转为低 准位电压，第一控制开关3 2 O由截止转为导通，第 二控制开关3 2 2由导通转为截止，电容3 3 O藉由 第三电流源3 1 0所提供的电流I 3执行充电程序，使 电压信号Vc的电压从第二供应电压Vss递增。在时间 T5时，电压信号Vc的电压递增至等于第一转态电压 Vt 1 ，而第 一 晶体管3 6 1的控制端与第 一 端之间的 电压差等于第 一 临界电压Vth 1 ，使第 一 晶体管3 6 1
由截止转为导通，所以第 一 延迟信号S d 1就从高准位 电压转为低准位电压。在时间T 6时，电压信号Vc的 电压递增至等于第二转态电压Vt2，而第二晶体管362的控制端与第 一 端的电压差等于第二临界电压
Vth 2 ，使第二晶体管3 6 2由导通转为截止，所以第 二延迟信号S d 2就从高准位电压转为低准位电压。
第 一 延迟信号Sd 1 、第二延迟信号Sd 2 、及逻辑 输入信号Sin经输出电路3 8 O的逻辑信号处理，而 产生如第4图所示的逻辑输出信号Sout。逻辑输出信 号Sout的脉波前缘以 一 升缘延迟时间(rising edge delay time) DT 1落后逻辑输入信号Sin的脉波前缘， 逻辑输出信号 Sout的脉波后缘以 一 降缘延迟时间 (falling edge delay time) DT 2落后逻辑输入信号 Sin的脉波后缘。升缘延迟时间DT 1及降缘延迟时间 DT 2可根据下列公式(1 )及(2 )计算产生。
膨c聰
化4 ……公式 (1 )
—C x舰
/c3 ……公式 (2 )
其中，参数C为电容3 3 0的电容值，参数Ic3 为电流I 3的电流值，参数I c 4为电流14的电流值。 根据上列公式(1 )及(2 )可知，升缘延迟时间DT 1是由电流值Ic 4 、第二临界电压Vth 2 、及电容值C
21所决定，而降缘延迟时间DT 2是由电流值I C 3 、第一
临界电压Vth 1 、及电容值C所决定，因此，公式(1 ) 及(2)的所有参数均不受第一供应电压Vdd及第二 供应电压Vss影响，换句话说，当第一供应电压Vdd 或第二供应电压Vss有电压漂移现象发生时，升缘延 迟时间DT 1及降缘延迟时间DT 2均不受影响，延迟电 路3 0 0仍可根据逻辑输入信号Sin产生稳定的逻辑 输出信号Sout。
请参考图5，图5是显示依本发明第二实施例的 延迟电路5 0 0的电路示意图。延迟电路5 0 0包含 一前级充放电电路5 0 5 、 一信号处理电路5 5 0 、 及一输出电路5 8 Q。信号处理电路5 5 0包含一第 一电流源5 7 0 、 一第 一 晶体管5 6 0 、 一第二电流 源5 7 2 、及 一 第二晶体管5 6 2 。前级充放电电路 5 0 5包含 一 第三电流源5 1 0 、 一第 一 控制开关5 2 0、 一第四电流源5 1 2、 一第二控制开关5 2 2、 及一电容5 3 0 。输出电路5 8 0包含一第一或门(OR gate) 5 8 1 、 一第二或门5 8 3 、 一第三或门5 8 5 、及 一 与门(AND gate ) 5 8 8 。
前级充放电电路5 0 5的内部电路结构与前级充 放电电路3 0 5相同，所以不再赘述其相关元件的电 路连接。第一电流源5 7 O包含一第一端及一第二端，
22其中第一端用以接收第一供应电压Vdd，第二端用以供
应一电流Il 。第一晶体管5 6 0包含一第一端、 一第
二端、及 一 控制端，其中第 一 端用以接收第二供应电
压Vss，第二端耦合于第 一 电流源5 7 0的第二端，控 制端耦合于电容5 3 0 ，用以接收 一 电压信号Vc ，第 一晶体管5 6 O的第二端是用以输出一第一延迟信号 Sd 1 ，第 一 晶体管5 6 0是为一 NPN双载子晶体管(NPN bipolar transistor )。
第二电流源5 7 2包含一第一端及一第二端，其 中第一端用以接收第二供应电压Vss，第二端用以供应 一电流I 2 。第二晶体管5 6 2包含 一 第 一 端、 一 第二
端、及 一 控制端，其中第 一 端用以接收第 一 供应电压 Vdd ，第二端耦合于第二电流源5 7 2的第二端，控制 端耦合于电容5 3 0，用以接收电压信号Vc，第二晶 体管5 6 2的第二端是用以输出一第二延迟信号 Sd 2 ，第二晶体管5 6 2是为一PNP双载子晶体管(PNP bipolar transistor )。
第一或门5 8 l包含一第一输入端、 一第二输入 端、及一输出端，其中第一输入端用以接收一逻辑输 入信号S i n ，第二输入端耦合于第二晶体管5 6 2的第 二端，用以接收第二延迟信号Sd2，输出端用以输出 执行逻辑输入信号Sin与第二延迟信号Sd2的逻辑或处理所产生的一第一信号。第二或门5 8 3包含一第 一输入端、一第二输入端、及一输出端，其中第一输
入端耦合于第二晶体管5 6 2的第二端，用以接收第 二延迟信号Sd 2 ,第二输入端耦合于第 一 晶体管5 6 0的第二端，用以接收第一延迟信号Sdl，输出端用 以输出执行第一延迟信号Sdl与第二延迟信号Sd2的 逻辑或处理所产生的一第二信号。第三或门5 8 5包 含一第一输入端、 一第二输入端、及一输出端，其中 第一输入端用以接收逻辑输入信号Sin，第二输入端耦 合于第一晶体管5 6 0的第二端，用以接收第一延迟 信号Sdl ，输出端用以输出执行逻辑输入信号Sin与 第一延迟信号Sdl的逻辑或处理所产生的一第三信 号。
与门5 8 8包含 一 第 一 输入端、 一 第二输入端、
一第三输入端、及一输出端，其中第一输入端耦合于 第一或门5 8 l的输出端，用以接收第一信号，第二 输入端耦合于第二或门5 8 3的输出端，用以接收第 二信号，第三输入端耦合于第三或门5 8 5的输出端， 用以接收第三信号，输出端用以输出执行第一信号、 第二信号、及第三信号的逻辑及处理所产生的一逻辑 输出信号S o u t 。
相对应于延迟电路5 0 0的逻辑输入信号S i n 、电压信号Vc、第一延迟信号Sdl 、第二延迟信号Sd2 、
及逻辑输出信号Sout的工作时序图，是同于第4图所 示的延迟电路3 0 0的相关信号的工作时序图，所以
不再赘述其工作原理。
请参考图6，图6是显示依本发明第三实施例的 延迟电路6 0 O的电路示意图。延迟电路6 0 O包含 一前级充放电电路6 0 5 、 一信号处理电路6 5 0 、 及一输出电路6 8 0 。信号处理电路6 5 0包含一第 一电流源6 7 0、 一第一晶体管6 6 0、 一第二电流 源6 7 2 、及 一 第二晶体管6 6 2 。前级充放电电路 6 0 5包含一第三电流源6 1 0、 一第一控制开关6 2 0 、 一第四电流源6 1 2 、 一第二控制开关6 2 2 、 及一电容6 3 0 。
输出电路6 8 0包含一反相器 (inverter) 6 8 1、 一第一与非门(NAND gate) 6 8 3、 一第二与非门6 8 5 、一与门6 8 7 、及 一 或 门6 8 9 。
前级充放电电路6 0 5及信号处理电路6 5 0的 内部电路结构，同于前级充放电电路3 0 5及信号处 理电路3 5 Q的内部电路结构，所以不再赘述其相关 元件的电路连接。反相器6 8 l包含一输入端及一输 出端，其中输入端耦合于第 一 晶体管6 6 0 ，用以接 收一第一延迟信号Sdl ，输出端用以输出执行第一延
25迟信号Sdl的逻辑反相处理所产生的一第一信号。第 一与非门683包含一第一输入端、 一第二输入端、
及一输出端，其中第一输入端耦合于反相器6 8 1的 输出端，用以接收第一信号。第二与非门6 8 5包含 一第一输入端、 一第二输入端、及一输出端，其中第 一输入端耦合于第二晶体管6 6 2，用以接收一第二 延迟信号Sd 2 ，第二输入端耦合于第 一 与非门6 8 3 的输出端，输出端耦合于第 一 与非门6 8 3的第二输 入端。第 一 与非门6 8 3与第二与非门6 8 5组合为 一 RS正反器(RS Flip-Flop)，用以根据第二延迟信 号Sd2及第一信号产生一第二信号，并从第二与非门 6 8 5的输出端输出第二信号。与门6 8 7包含 一 第
一输入端、 一第二输入端、及一输出端，其中第一输 入端耦合于第二晶体管6 6 2 ，用以接收第二延迟信 号Sd 2 ，第二输入端耦合于第二与非门6 8 5的输出 端，用以接收第二信号，输出端用以输出执行第二延 迟信号Sd2与第二信号的逻辑及处理所产生的一第三 信号。或门6 8 9包含一第一输入端、 一第二输入端、 及一输出端，其中第一输入端耦合于与门6 S 7的输 出端，用以接收第三信号，第二输入端耦合于第 一 晶 体管6 6 0，用以接收第一延迟信号Sdl，输出端用 以输出执行第一延迟信号Sd 1与第三信号的逻辑或处
26理所产生的一逻辑输出信号Sout。
请注意，输出电路6 8 0只根据第 一 延迟信号Sd1及第二延迟信号Sd 2以产生逻辑输出信号Sout ，并不需输入逻辑输入信号Sin至输出电路6 8 0 。相对应于延迟电路6 0 0的逻辑输入信号 Sin、电压信号Vc、第一延迟信号Sdl 、第二延迟信号Sd2 、及逻辑输出信号Soiit的工作时序图，仍同于图4所示的延迟电路3 0 Q的相关信号的工作时序图，所以不再赘述其工作原理。
请参考图7，图7是显示依本发明第四实施例的延迟电路7 0 0的电路示意图。延迟电路7 0 0包含一前级充放电电路7 0 5 、 一信号处理电路7 5 0 、及一输出电路7 8 0。信号处理电路7 5 0包含一第一电流源7 7 0 、 一第 一 晶体管7 6 Q 、 一第二电流源7 7 2 、及 一 第二晶体管7 6 2 。前级充放电电路
7 0 5包含一第三电流源7 1 0、 一第一控制开关7
2 0、 一第四电流源7 1 2、 一第二控制开关7 2 2、及一电容7 3 0。输出电路7 8 0包含一反相器7 8
1 、 一第 一 与非门7 8 3 、 一第二与非门7 8 5 、 一与门7 8 7 、一或门7 8 9 、及复数个缓冲器(buffer)
7 9 1 - 7 9 4 。
前级充放电电路7 0 5及信号处理电路7 5 0的内部电路结构，同于前级充放电电路5 0 5及信号处
理电路55 0的内部电路结构，所以不再赘述其相关
元件的电路连接。缓冲器7 9 1耦合于第二晶体管7
62与与门78 7的一输入端之间，缓冲器7 9 2 -7
94孝禺合于第一晶体管7 6 0与或门7 8 9的一输入
丄山 顺之间，输出电路78 O的其余内部电路结构是同于
输出电路6 80 ，所以不再赘述。相对应于延迟电路
700的逻辑输入信号Sin、电压信号Vc、第 一 延迟
信号Sd 1、第二延迟信号Sd2 、及逻辑输出信号Soiit
的工作时序图，仍同于图4所示的延迟电路3 0 0的
相关信号的工作时序图，所以不再赘述其工作原理。
由上述可知，依本发明的延迟电路是根据晶体管
的临界电压、电容元件的电容值、及电流源的电流值
以决定信号延迟时间，即信号延迟时间不受供应电压
漂移所影响，所以当供应电压不稳定时，依本发明的
延迟电路仍可根据逻辑输入信号产生稳定的逻辑输出
信号，使逻辑输出信号不会因供应电压不稳定而导至
时脉抖动现象
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求范围所做的均等变化与修饰，皆应属本发
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范
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月
权利要求
1. 一种延迟电路，其特征在于，包含一前级充放电电路，其包含一输入端用以接收一逻辑输入信号，及一输出端用以输出一电压信号，该前级充放电电路是用以根据该逻辑输入信号执行充放电程序产生该电压信号；一信号处理电路，耦合于该前级充放电电路的该输出端以接收该电压信号，用以根据该电压信号产生一第一延迟信号及一第二延迟信号，该信号处理电路包含一第一电流源，其包含一第一端用以接收一第一供应电压，及一第二端；一第一晶体管，其包含一第一端用以接收一第二供应电压，一第二端耦合于该第一电流源的该第二端，及一控制端耦合于该前级充放电电路的该输出端，用以接收该电压信号，其中该第一晶体管的该第二端是用以输出该第一延迟信号；一第二电流源，其包含一第一端用以接收该第二供应电压，及一第二端；以及一第二晶体管，其包含一第一端用以接收该第一供应电压，一第二端耦合于该第二电流源的该第二端，及一控制端耦合于该前级充放电电路的该输出端，用以接收该电压信号，其中该第二晶体管的该第二端是用以输出该第二延迟信号；以及一输出电路，其包含一第一输入端耦合于该第一晶体管的该第二端，用以接收该第一延迟信号，一第二输入端耦合于该第二晶体管的该第二端，用以接收该第二延迟信号，一第三输入端用以接收该逻辑输入信号，及一输出端用以输出一逻辑输出信号，其中该输出电路根据该第一延迟信号、该第二延迟信号、及该逻辑输入信号产生该逻辑输出信号。
2 如权利要求1所述的延迟电路，特征在于，中该即级充放电电路包含一第三电流源，其包含 一 第 一 端用以接收该第供应电压，及_■ 丄山 一第—顿第一控制开关，其包含 一 第一4山 顿稱合于该第二电流源的该第~ 上山 一顺，一控制端用以接收该逻辑输入信号，及——-丄山 顺；第四电流源，其包含 一 第 一 端用以接收该第一供应电压，及一第二端一第二控制开关，其包含 一 第一i山 顺孝禺合于该第四电流源的该第~■ 丄山 一顿，一控制端用以接收该逻辑输入信 号，及一第二女而牵禺^于该第 一 控制开关的该第—i山 顿以及一电容，其包含一第一端耦合于该第一控制开关的该第二^山 顺，用以输出该电压信号，及一第二丄山 顺用以接收该第二供应电压
3 如权利要求1所述的延迟电路， 其特征在于， 其中该输出电路包含一第一或非门，其包含 一 第 一 输入端用以接收该逻辑输入信号， 一第二输入端耦合于该第一 曰 ——日日体管的该~■ 丄山 第 一 顿，用以接收该第二延迟信号，及-一输iii端；一第二或非门，其包含 一 第 一 输入端孝禺 A于该第晶体管的该第 一 顺，用以接收该第二延迟信号，第二输入端耦合于该第一晶体管的该第二i山 乂而，用以接收该第一延迟信号，及一输出端；一第-*非门，其包含 一 第 一 输入端用以接收该逻辑输入信号， 一第二输入端耦合于该第— 曰 曰曰体管的该第二端，用以接收该第一延迟信号，及一输出丄山 顺以及一第四或非门，其包含 一 第 一 输入端孝禺于该第或非门的该输出端， 一第二输入端耦合于该第—或非门的该输出"V山 顿》 一第三输入端耦合于该第三或非门的该输出上山 顺，及 一 输出端用以输出该逻辑输出信-号'
4 如权利要求1所述的延迟电路，其特征在 于，其中该输出电路包含一第 一 或门，其包含--第一输入端用以接收该逻辑输入信号， 一 第二输入端耦合于该第二晶体管的该第二端，用以接收该第二延迟信号，及 一 输出端；一第二或门，其包含第 一 输入端耦合于该第—晶体管的该第二端，用以接收该第二延迟信号，第二输入端耦合于该第 一 晶体管的该第二端，用以接收该第一延迟信号，及一输出端；一第三或门，其包含第一输入端用以接收该逻辑输入信号， 一 第二输入端耦合于该第 一 晶体管的该第二端，用以接收该第一延迟信号，及 一 输出端以及一与门，其包含 一 第输入端耦合于该第一或门的该输出端， 一第二输入A山 顺耦合于该第二或门的该输出端， 一第三输入端耦合于该第三或门的该输出端，及 一 输出端用以输出该逻辑输出信号。
5 —种延迟电路，其特征在于，包含一前级充放电电路，包含 一 输入端用以接收逻辑输入信号，及 一 输出一山 顿用以输出一电压信号，该前级充放电电路是用以根据该逻辑输入信号执行充放电程序产生该电压信号；一信号处理电路，耦合于该前级充放电电路的该输出端以接收该电压信号，用以根据该电压信号产生一第一延迟信号及一第二延迟信号， 该信号处理电路包含第一电流源，其包含一 第一端用以接收一第一供应电压，及一第二端；第一晶体管，其包含一第一端用以接收一第二供应电压， ~*端耦合于该第一电流源的该第二端，及控制端賴合于该前级充放Efe电路的该输出端，以接收该电压信号，其中该第 一 晶体管的该第二端是用以输出该第一延迟信号；第二电流源，其包含一 第一端用以接收该第二供应电压，及一第二端；以及一第一 曰 ~■日日体管，其包含一 第一端用以接收该第一供应电压， 一第二端耦合于该第二电流源的该第二端，及控制端孝禺合于该前级充放1电电路的该输出端，以接收该电压信号，其中该第二晶体管的该第二端是用以输出该—'延迟信号；以及输出电路， 其包含 一 第 一 输入端華禺合于该第一晶体管的该第二上山 顿，用以接收该第一延迟信号，一第二输入一山 顿親合于该第二晶体管的该第二端，用以接收该第二延迟信号，及一输出端用以输出一逻辑输出信号， 其中该输出电路根据该第 一 延迟信号及该第延迟信号产生该逻辑输出信号。
6 如权利要求5所述的延迟电路，其特征在于， 其中该前级充放电电路包含第三电流源，其包含一第一端用以接收该第供应电压'及 一 第二端；第一控制开关，其包含 一 第 一 端耦合于该第二电流源的该第二端，一 控制端用以接收该逻辑输入信号，及第 一 顿；一第四电流源，其包含一第一端用以接收该第—供应电压，及 一 第二端；第二控制开关，其包含 一 第 一 端耦合于该第四电流源的该第二端，一 控制端用以接收该逻辑输入信号，及第二端耦合于该第 一 控制开关的该-■1山 顺以及电容，其包含一第一端耦合于该第—控制开关的该第一端，用以输出该电压信号，及一第一 丄山 一顺，用以接收该第二供应电压。
7 如权利要求5所述的延迟电路，其特征在于， 其中该输出电路包含反相器，其包含一输入端耦合于该第_■ 曰 曰曰体管的该第一端以接收该第一延迟信号，及一输出端第一与非门， 其包含一第一输入端、一第—输入端、及一输出一山 顿，该第输入端耦合于该反相器的该输出Jj山 顿第二与非门，其包含一第一输入端耦合于该第一晶体管的该第端以接收该第二延迟信号， ~ 第—输入上山 顺親合于该第一与非门的该输出端，及一输出一山 顺牵禺合于该第一与非门的该第二输入端；与门，含一第—输入端華禺合于该第一 曰 ——日日体管的该第端以接收该第延迟信号， 一第二输入上山 顿稱合于该第二与非门的该输出端，及-一输出端；以及或门，包含一第输入端耦合于该与门的该输出Jj山 顿，一第输"X 丄山 入顺孝禺合于该第一晶体管的该第—丄山 顿以接收该第延迟信号及 一 输出端用以输出该逻辑输出信号。
8 如权利要求7所述的延迟电路，其特征在 于，其中该输出电路另包含至少 一 缓冲器，耦合于该第 一 晶体管的该第二端 与该或门的该第二输入端之间。
9 如权利要求7所述的延迟电路，其特征在 于，其中该输出电路另包含至少 一 缓冲器，耦合于该第二晶体管的该第二端 与该与门的该第 一 输入端之间。
全文摘要
一种可提供高稳定延迟时间于数字信号处理的延迟电路，包含一前级充放电电路、一信号处理电路、及一输出电路。前级充放电电路根据一逻辑输入信号执行充放电程序，用以产生一电压信号，信号处理电路根据电压信号执行信号处理以产生一第一延迟信号及一第二延迟信号，输出电路执行第一及第二延迟信号的逻辑信号处理，以产生落后逻辑输入信号一延迟时间的一逻辑输出信号，此延迟时间是和电源电压无关，所以即使电源电压不稳定，延迟电路仍可在不受电源电压影响下，执行逻辑输入信号的信号延迟处理，以产生稳定的逻辑输出信号。
文档编号H03K5/13GK101465631SQ200710162170
公开日2009年6月24日 申请日期2007年12月21日 优先权日2007年12月21日
发明者陈力辅 申请人:硕颉科技股份有限公司