专利名称：一种振荡器及其设计方法
技术领域：
本发明主要涉及集成电路设计领域，尤其涉及一种振荡器及其设计方法。
背景技术：
振荡器作为电子系统的基本电路，用以产生系统所需要的各种时钟信号。 对于系统正常工作时的动态功耗而言，振荡器的功耗相对较小。但是当系统处 于待机状态时，系统的功耗很小，如果振荡器仍在工作，则其功耗作为待机功 耗的组成部分就显得十分重要。尤其对于以电池供电的移动系统而言，由于待 机功耗被视为移动系统工作的 一项关键指标，因此作为待机功耗的重要组成部 分的振荡器功耗显得极其重要。
动态随才几存储器(DRAM, Dynamic Random Access Memory)或伪静态随 机存储器(PSRAM， Pseudo Static Random Access Memory )作为存储单元， 是移动系统的重要组成部分。由于存储单元存在漏电现象，因此，DRAM或 PSRAM需要周期性地对存储单元进行刷新，刷新间隔由片内振荡器产生的刷 新时钟信号控制。DRAM的刷新间隔一般控制在毫秒量级，15毫秒是一个典 型值。对于容量为1Mbit、存储阵列为1024 x 1024的DRAM,如果每次刷新 一列即1024个存储单元，则需要1024个刷新时钟周期完成整个存储器的刷新， 因此，对于一个时长为15毫秒的刷新时间间隔，就要求刷新的时钟周期最大 值为15微秒。对于设计人员而言，所设计的用以产生刷新时钟信号的振荡器 的功耗应尽可能地低，从而降低作为存储单元的DRAM或PSRAM的功耗， 进而P争低整个移动系统的待机功耗。
在众多振荡器中，环型振荡器的优点是易于集成，因而广泛用作片内振荡 器。图1为现有技术中基于反相器的环型振荡器，它由大于或等于3的奇数个 反相器首尾相连组成，输出时钟的周期近似等于反相器个数乘以反相器上升沿 延时与下降沿延时之和。因此， 一旦确定了反相器的延时，便可通过反相器的延时和级数计算出输出时钟周期。为了实现微秒级的时钟周期，将需要很多级 数且延时很大的反相器。
对于亚微米的集成电路制造工艺而言，采用最小沟道长度的反相器的延时 仅为几十皮秒。虽然为反相器添加电容负载可增大反相器的延时，但是从面积 和功耗考虑，通过增加晶体管的沟道长度将是增大反相器延时的最有效方法。 对于长沟道晶体管，晶体管导通时电流与晶体管的沟道长度成反比，而在振荡 器中反相器的负载与晶体管的沟道长度成正比，因此反相器的延时与晶体管沟 道长度的平方成正比。然而，对于低频应用，如时钟周期为微秒级时，图1 所示的环型振荡器占用的芯片面积仍然较大。
图2为现有技术中环行振荡器运行过程中本级反相器对下一级反相器充 电和放电过程示意图。图2中，在本级反相器充电过程中，来自电源电流的一 部分电流Ii对下一级反相器的栅电容和本级的输出电容进行充电，来自电源电 流的剩余部分电流12则直接流入地极；在本级反相器放电过程中，流入地极的 电流包括由来自下一级反相器的栅电容和本级的输出电容的放电电流组成的 电流13和来自电源的电流14。在一个振荡周期里，振荡器的平均功耗电流等于 来自电源电流I,、 12、 14之和的平均值，也等于流到地极电流12、 13、 14之和的平均值，由此可见，对电容的充电电流L的平均值等于放电电流l3的平均值。
一方面，对电容的充电电流^或放电电流13的平均值由振荡器的总电容 值、时钟频率和电源电压的乘积确定，另一方面，振荡周期与电容充放电时间 常数即电阻和电容之积成正比。因此，振荡周期与电容的充电电流I!或放电电 流I3与电源电压成正比，与电容充放电时等效电阻成反比。因此，增加反相 器晶体管的沟道长度，即增加电容充放电时的等效电阻，有利于降低振荡器的 功耗。另外，对于固定的振荡周期，对电容的充电电流I1或放电电流I3存在最小值。振荡周期越长，对电容的充电电流I,或放电电流l3越小。
作为功耗电流的另一部分电流12、14之和与反相器的输入信号的斜率有关。 对于低频应用，振荡器中反相器的延时很大，每级反相器的输入很緩慢，因此，电流12、14之和将在总的功耗电流中占很大比例。另外，图1中的緩冲电路101 和输出电路102也会消耗一部分电流，这部分电流对于超低功耗的设计也很关 键。总之，基于反相器的环型振荡器功耗较大。
发明内容
有鉴于此，本发明的目的在于提供一种振荡器及其设计方法，通过该振荡 器及其设计方法，达到为用户提供一种设计简单、高效、应用范围广、尤其适 用于低频应用的超低功耗的振荡器的目的。
本发明提供了一种振荡器，包括
偏置模块，包括P型金属氧化物半导体PMOS晶体管和N型金属氧化物 半导体NMOS晶体管，用于4艮据输入信号产生偏置电流；
延时模块，用于根据所述偏置电流产生预定周期的振荡信号；
所述延时模块包括电流源子模块和反相器子模块；所述电流源子模块包括 第一电流源子模块、第二电流源子模块；
第一电流源子模块、反相器子模块、第二电流源子模块顺序串接，其中，
所述第一电流源子模块包括PMOS晶体管；
所述第二电流源子模块包括NMOS晶体管；
所述第一电流源子模块中的PMOS晶体管的尺寸与所述偏置模块中的 PMOS晶体管的尺寸之间的比例为预定值，通过该预定值确定延时模块的上拉 电流与偏置电流的比例值；
所述第二电流源子模块中的NMOS晶体管的尺寸与所述偏置模块中的 NMOS晶体管的尺寸之间的比例为预定值，通过该预定值确定延时模块的下 拉电流与偏置电流的比例值。
该振荡器所述上拉电流与所述下拉电流为确定延时模块的功耗电流的参 数之一。
该振荡器所述延时模块还包括可变电阻子模块，所述可变电阻子模块包 括第一可变电阻子^t块和第二可变电阻子模块，
所述第一可变电阻子模块包括PMOS晶体管，所述第二可变电阻子模块 包括NMOS晶体管；
所述第一可变电阻子模块中的PMOS晶体管与第二可变电阻子模块中的 NMOS晶体管的沟道长度为预定值，该预定值控制延时模块的延时时间。
该振荡器中，
所述反相器子模块包括PMOS晶体管和NMOS晶体管，其中，
所述反相器子模块中的PMOS晶体管与NMOS晶体管的沟道长度和宽度 为预定值，该预定值确定延时模块的栅电容值；
所述延时单元的电容值为确定延时模块功耗的参数之一。
该振荡器还包括
转换模块，用于对延时模块产生的多个振荡信号进行合成，并将合成后的 振荡信号输出。
该振荡器所述转换模块可包括多级转换单元，转换单元包括串联连接的 PMOS晶体管与串联连接的NMOS晶体管。
该振荡器中，
所述转换后的振荡信号的跳变时间小于延时模块产生的振荡信号的跳变 时间。
该振荡器还包括
緩冲模块，用于对振荡信号进行整形，并将整形后的振荡信号输出。
该振荡器中，
所述緩冲模块包括多级緩冲单元，緩冲单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
该振荡器所述整形后的振荡信号为时钟信号。
该振荡器还包括
输出模块，用于输出振荡信号。
该振荡器中，
所述输出模块包括多级输出单元，输出单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
该振荡器所述偏置模块还包括电容，用于稳定振荡器中的电流。 该振荡器中，所述输入信号为电流信号或电压信号。 本发明还提供了一种振荡器的设计方法，包括 设置偏置模块；
所述偏置模块包括PMOS晶体管和NMOS晶体管，用于根据输入的电信 号产生偏置电流；
以及，设置延时模块；
所述延时模块用于接收偏置模块产生的偏置电流，并根据该偏置电流产生 预定周期的振荡信号；
所述延时模块包括电流源子模块和反相器子模块；所述电流源子模块包括 第一电流源子模块、第二电流源子模块；
将第一电流源子模块、反相器子模块、第二电流源子模块顺序串接，其中，
所述第一电流源子模块包括PMOS晶体管；
所述第二电流源子模块包括NMOS晶体管；
设定所述第一电流源子模块中的PMOS晶体管的尺寸与所述偏置模块中 的PMOS晶体管的尺寸之间的比例值，通过该比例值确定延时模块的上拉电 流与偏置电流的比例值；
设定所述第二电流源子模块中的NMOS晶体管的尺寸与所述偏置模块中 的NMOS晶体管的尺寸之间的比例值，通过该比例值确定延时模块的下拉电 流与偏置电流的比例值。
该方法通过调节所述上拉电流与所述下拉电流对延时才莫块的功耗电流进 行控制。
该方法还包括
在延时模块中设置可变电阻子模块；
所述可变电阻子模块包括第 一可变电阻子模块和第二变电阻子模块；
所述第一可变电阻子模块包括PMOS晶体管，所述第二可变电阻子模块 包括NMOS晶体管；
通过设定所述第一可变电阻子模块中的PMOS晶体管与第二可变电阻子 模块中的NMOS晶体管的沟道长度，控制延时模块的延时时间。
该方法中，
所述反相器子模块包括PMOS晶体管和NMOS晶体管，其中， 通过设定所述反相器子模块中的PMOS晶体管与NMOS晶体管的沟道长度和宽度调节延时模块的栅电容值；通过调节所述延时模块的栅电容值对所述延时模块的功耗进行控制。
该方法还包括
设置转换模块；
所述转换模块用于对延时模块产生的多个振荡信号进行合成，并将合成后 的振荡信号输出。
该方法中，
所述转换模块可包括多级转换单元，转换单元包括串联连接的PMOS晶 体管与串联连接的NMOS晶体管。
该方法中，
所述转换后的振荡信号的跳变时间小于延时模块产生的振荡信号的跳变 时间。
该方法还包括
设置緩冲模块；
所述緩冲模块用于对振荡信号进行整形，并将整形后的振荡信号输出。
该方法中，
所述緩沖模块包括多级緩冲单元，緩冲单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
该方法所述整形后的振荡信号为时钟信号。
该方法还包括
设置输出模块；
所述输出模块用于输出振荡信号。
该方法中，
所述输出模块包括多级输出单元，输出单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
该方法还包括
在所述偏置模块中设置电容，用于稳定振荡器中的电流。
该方法所述输入信号为电流信号或电压信号。
本发明所述的振荡器及其设计方法，通过设置振荡器中的偏置模块、延时 模块中的PMOS晶体管组和NMOS晶体管组的结构形式、沟道长度、尺寸比 例关系，对延时模块中延时单元的栅电容、最大上拉电流和最大下拉电流和可 变电阻控制，从而在保证延时模块中延时单元的级数和晶体管的尺寸保持不变的情况下，通过减小偏置电流、增大延时模块的延时时间来实现较大的振荡周 期，并且保证芯片面积不会随着振荡周期的增大而增大，以及减小电源电压对 振荡周期的影响，为用户才是供一种设计简单、高效、应用范围广、尤其适用于 低频应用的超低功耗的振荡器的有益效果。
图1为现有技术中基于反相器的环型振荡器；
图2为现有技术中环行振荡器运行过程中本级反相器对下一级反相器充 电和放电过程示意图3为本发明第一具体实施例中低功耗振荡器的门级电路结构图4为本发明第一具体实施例中振荡器的信号波形图5为本发明第二具体实施例中低功耗振荡器的门级电路结构图。
具体实施例方式
下面结合附图详细描述本发明的具体实施例。
图3为本发明第一具体实施例中低功耗振荡器的门级电路结构图，图中包 括偏置模块31、延时模块32、转换模块33、緩沖模块34和输出模块35。
偏置模块31，用于根据输入的偏置电流Ibias为延时模块32的PMOS晶体 管组和N型金属氧化物半导体(NMOS, N type Metal Oxide Semiconductor) 晶体管组提供偏置电流。其中，NMOS晶体管N24、 N25与PMOS晶体管P24 将输入的偏置电流Ibias转换成延时模块32所需的偏置电流。
延时模块32，用于接收偏置模块产生的偏置电流，并根据该偏置电流产 生预定周期的振荡信号；
延时模块32包括反相器子模块、电流源子模块和可变电阻子模块。
延时模块32包括输入节点、输出节点和五级首尾相连的延时单元，每级 延时单元包括三个串联的PMOS晶体管和三个串联的NMOS晶体管。
反相器子模块中，与输出节点相连的PMOS晶体管Pl、 P2、 P3、 P4、 P5 和NMOS晶体管Nl、 N2、 N3、 N4、 N5采用较小的沟道长度和宽度，以降低 延时单元的栅电容。
电流源子模块包括第 一电流源子模块和第二电流源子模块，第 一电流源子模块中的PMOS晶体管P6、 P7、 P8、 P9、 P10的尺寸与偏置模块31中的PMOS 晶体管P24的尺寸之间的比例关系决定延时模块32的最大上拉电流与偏置电 流Ibias的比例关系，第二电流源子模块中的NMOS晶体管N6、 N7、 N8、 N9、 N10的尺寸与偏置电路中的NMOS晶体管N24的尺寸之间的比例关系决定延 时模块32的最大下拉电流与偏置电流Ibias的比例关系。
可变电阻子模块包括第一可变电阻子模块和第二可变电阻子模块，第一可 变电阻子模块中的PMOS晶体管Pll、 P12、 P13、 P14、 P15与第二可变电阻 子模块中的NMOS晶体管Nll、 N12、 N13、 N14、 N15均采用较长的沟道长 度，用于产生可变电阻，以减小电源电压对振荡周期的影响。
延时模块32中的第一可变电阻子模块、第一电流源子模块、反相器子模 块、第二电流源子模块和第二可变电阻子模块自上而下串联连接，各个子模块 中的PMOS或NMOS晶体管对应连接。
与图1中的振荡器的区别在于，图3中振荡器的偏置模块31控制延时模块32的最大上拉电流和最大下拉电流，通过改变偏置电流Ibias可以改变延时模块32的延时。在低频应用时，可以在保证延时模块中延时单元的级数和晶 体管的尺寸维持不变的情况下，通过减小偏置电流Ibias、增大延时模块32的 延时时间来实现较大的振荡周期，从而保证芯片面积不会随着振荡周期的增大 而增大。
通过将与输出节点相连的PMOS晶体管Pl、 P2、 P3、 P4、 P5和NMOS 晶体管N1、 N2、 N3、 N4、 N5均采用较小的沟道长度和宽度，使参与振荡的 电容减小，从而使对参与振荡的电容充电的电流或放电电流随之减小。
通过偏置模块31使延时模块32的最大上拉电流和最大下拉电流很小，从 而使延时模块32在振荡过程中的直通电流也很小。与图1的振荡器电路相比， 图3的振荡器的功耗电流将显著减少。对于周期为^:秒级，图3的振荡器电路 的功耗将可达安级甚至更小。
假设延时模块32中不存在PMOS晶体管Pll、 P12、 P13、 P14、 P15和 NMOS晶体管Nll、 N12、 N13、 N14、 N15，则延时模块32中的PMOS晶体 管P6、 P7、 P8、 P9、 P10与PMOS晶体管P24组成的电流镜将控制延时模块32的最大上拉电流；延时模块32中的NMOS晶体管N6、 N7、 N8、 N9、 N10 与NMOS晶体管N24组成的电流镜将控制延时模块32的最大下拉电流；最 大上拉电流和最大下拉电流均受偏置电流Ibias的影响，但与电源电压关系不大。 因此，随着电源电压的升高，延时模块32的延时增大，振荡周期也随之增大。 因此，为了减小电源电压对振荡周期的影响，就需要在PMOS晶体管P6、 P7、 P8、 P9、 P10和NMOS晶体管N6、 N7、 N8、 N9、 N10的源端串接可变电阻， 并使该可变电阻的阻值随着电源电压的升高而减小，使延时单元的电流随着电 源电压的升高而增大，从而稳定延时单元的延时时间。延时模块32正是采用 在PMOS晶体管P6、 P7、 P8、 P9、 P10的源端串接PMOS晶体管Pll、 P12、 P13、 P14、 P15，在画OS晶体管N6、 N7、 N8、 N9、 N10的源端串接NMOS 晶体管Nll、 N12、 N13、 N14、 N15,从而使PMOS晶体管Pll、 P12、 P13、 P14、 P15和NMOS晶体管N11、 N12、 N13、 N14、 N15充当可变电阻，用以 控制延时单元的延时时间，从而减小电源电压对振荡周期的影响。
在大多数情况下，需要对延时模块32产生的振荡信号整形，最终向外输 出近似矩形波的时钟信号，在本具体实施中，将通过转换模块33，緩沖模块 34和输出模块35来实现。
转换模块33,包括两个串联的PMOS晶体管P16、P17和两个串联的NMOS 晶体管N16、 N17，晶体管的尺寸均采用工艺允许的最小尺寸。转换模块33 将延时模块32产生的同极性的两个振荡信号aw、 &33合成，生成输出振荡信号 b31。振荡信号b^相当于振荡信号a33的反相，其跳变时间即上升时间和下降 时间相对振荡信号a33大大减小。
緩冲模块34，包括两级緩冲单元，第一级緩冲单元包括两个串联的PMOS 晶体管P18、 P20和两个串联的NMOS晶体管N18、 N20,第二级緩冲单元包 括两个串联的PMOS晶体管P19、P21和两个串联的NMOS晶体管N19、N21， 第一级緩冲单元将转换才莫块33产生的振荡信号bw整形为b32,第二级緩沖单
元将第一级緩冲单元产生的振荡信号b32整形为近似矩形波的振荡信号b33。
输出模块35，包括两级输出单元，第一级输出单元包括PMOS晶体管P22 和NMOS晶体管N22,第二级输出单元包括PMOS晶体管P23和NMOS晶 体管N23，用于将緩冲模块34产生的振荡信号1 33输出。
图4为本发明第一具体实施例中振荡器的振荡信号波形图。图4中，第一 行为振荡信号a3,的波形图，第二行为振荡信号a33的波形图，第三行为振荡信号b31的波形图，第四行为振荡信号b32的波形图，第五行为振荡信号1533的波形图。
上述5个振荡信号的振荡周期均为300纳秒，其中，从振荡信号331的波 形图可以看出，振荡信号&33的上升时间和下降时间均在140纳秒以上，如果 振荡信号a33直接进入緩沖模块34,使緩沖模块34中PMOS晶体管和NMOS 晶体管在较长的时间里处于同时导通状态，形成较大的直通电流，从而导致振 荡器的功耗增大。经转换才莫块33整形后振荡信号b31的上升时间和下降时间减 小为几百甚至几十皮秒，从而大大减小緩沖模块34的功耗电流。由于振荡信 号&31的相位比振荡信号&33超前1/5个周期即72° ，因此，当振荡信号&33上 升时，振荡信号a31已经上升到高电平，使转换模块33中的NMOS晶体管P17 关断；当振荡信号333下降时，振荡信号aM已经下降到低电平，使转换模块的 PMOS晶体管N17关断。因此，虽然振荡信号331、 a33的上升时间和下降时间 很长，但转换模块33在进行切换时并不会产生直通电流，而只产生对緩冲模 块34的充电或放电电流。这一点是本发明第一具体实施例实现超低功耗振荡 器的一个关键点。
图5为本发明第二具体实施例中低功耗振荡器的门级电路结构图，图中包 括偏置模块51、延时模块52、转换模块53、緩冲模块54和输出模块55。
偏置模块51 ，用于为延时模块52的PMOS晶体管组和NMOS晶体管组 提供偏置电流。其中，PMOS晶体管P24、 P25与NMOS晶体管N24将输入
的偏置电流Ibias转换成延时模块52所需的偏置电流。
延时模块52，用于接收偏置模块产生的偏置电流，并根据该偏置电流产 生预定周期的振荡信号；
延时模块52包括反相器子模块、电流源子模块和可变电阻子模块。
延时模块52包括输入节点、输出节点和五级首尾相连的延时单元，每级 延时单元包括三个串联的PMOS晶体管和三个串联的NMOS晶体管。
反相器子模块中，与输出节点相连的PMOS晶体管Pl、 P2、 P3、 P4、 P5 和NM0S晶体管N1、 N2、 N3、 N4、 N5釆用较小的沟道长度和宽度，以降低延时单元的栅电容。
电流源子模块包括第 一电流源子模块和第二电流源子才莫块，第一电流源子模块中的PMOS晶体管P6、 P7、 P8、 P9、 P10的尺寸与偏置模块51中的PMOS 晶体管P24的尺寸关系决定延时模块52的最大上拉电流与偏置电流Ibias的比 例，第二电流源子^t块中的NMOS晶体管N6、 N7、 N8、 N9、 N10的尺寸与 偏置电路中的NMOS晶体管N24的尺寸关系决定延时模块52的最大下拉电 流与偏置电流Ibias的比例。
可变电阻子模块包括第一可变电阻子模块和第二可变电阻子模块，第一可变电阻子模块中的PMOS晶体管Pll、 P12、 P13、 P14、 P15与第二可变电阻 子模块中的NMOS晶体管Nll、 N12、 N13、 N14、 N15均采用较长的沟道长 度，用于产生可变电阻，以减小电源电压对振荡周期的影响。
延时模块52中的第一可变电阻子模块、第一电流源子模块、反相器子模 块、第二电流源子模块和第二可变电阻子模块自上而下串联连接，各个子模块 中的PMOS或NMOS晶体管对应连接。
与图1中的振荡器的区别在于，图5中振荡器的偏置模块51控制延时模块52的最大上拉电流和最大下拉电流，通过改变偏置电流Ibias可以改变延时模块52的延时。在低频应用时，可以在保证延时模块中延时单元的级数和晶体管的尺寸维持不变的情况下，通过减小偏置电流Ibias、增大延时模块52的延时时间来实现较大的振荡周期，从而保证芯片面积不会随着振荡周期的增大而增大。
通过将与输出节点相连的PMOS晶体管Pl、 P2、 P3、 P4、 P5和NMOS 晶体管N1、 N2、 N3、 N4、 N5均采用较小的沟道长度和宽度，使参与振荡的 电容减小，从而使对参与振荡的电容充电的电流或放电电流随之减小。
通过偏置模块51使延时模块52的最大上拉电流和最大下拉电流很小，从 而使延时模块52在振荡过程中的直通电流也很小。与图1的振荡器电路相比， 图5的振荡器的功耗电流将显著减少。对于周期为微秒级，图5的振荡器电路的功耗将可达微安级甚至更小。
假设延时模块52中不存在PMOS晶体管Pll、 P12、 P13、 P14、 P15和 NMOS晶体管Nll、 N12、 N13、 N14、 N15，则延时模块52中的PMOS晶体管P6， P7, P8， P9， P10与PMOS晶体管P24组成的电流镜将控制延时模块 52的最大上拉电流；延时模块52中的NMOS晶体管N6， N7, N8， N9， N10 与NMOS晶体管N24组成的电流镜将控制延时模块52的最大下拉电流；最
大上拉电流和最大下拉电流均受偏置电流Ibias的影响，但与电源电压关系不大。
因此，随着电源电压的升高，延时模块52的延时增大，振荡周期也随之增大。 因此，为了减小电源电压对振荡周期的影响，就需要在PMOS晶体管P6， P7, P8, P9, P10和NMOS晶体管N6、 N7、 N8、 N9、 N10的源端串接可变电阻， 并使该可变电阻的阻值随着电源电压的升高而减小，使延时单元的电流随着电 源电压的升高而增大，从而稳定延时单元的延时时间。延时模块52正是釆用 在PMOS晶体管P6、 P7、 P8、 P9、 P10的源端串接PMOS晶体管Pll、 P12、 P13、 P14、 P15，在画OS晶体管N6、 N7、 N8、 N9、 N10的源端串接NMOS 晶体管Nll、 N12、 N13、 N14、 N15，从而使PMOS晶体管Pll、 P12、 P13、 P14、 P15和画OS晶体管Nll、 N12、 N13、 N14、 N15充当可变电阻，用以 控制延时单元的延时时间，从而减小电源电压对振荡周期的影响。
在大多数情况下，需要对延时模块52产生的振荡信号整形，最终向外输 出近似矩形波的时钟信号，在本具体实施中，将通过转换模块53，緩冲模块 54和输出模块55来实现。
在本实施例中，为了产生更长的振荡周期，转换模块53采用了两级转换 电路，由PMOS晶体管P26、 P27和NMOS晶体管N26、 N27组成的转换电 路将振荡信号&51和as3合成产生振荡信号b511，由PMOS晶体管P28、 P29和 NMOS晶体管N28、 N29组成的转换电路将振荡信号a53、 a55 合成产生振荡信 号bsu，由PMOS晶体管P16、 P17和NMOS晶体管N16、 N17组成的第二级 转换电路将振荡信号b511、 1)512合成产生振荡信号b51，振荡信号bs,经緩冲电 路进一步整形后由输出电路输出。
緩沖模块54,包括两级緩沖单元，第一级緩冲单元包括两个串联的PMOS 晶体管P18、 P20和两个串联的NMOS晶体管N18、 N20,第二级緩沖单元包 括两个串联的PMOS晶体管P19、P21和两个串联的NMOS晶体管N19、N21， 第一级緩沖单元将转换模块53产生的振荡信号bs,整形为b52,第二级緩冲单 元将第一级緩沖单元产生的振荡信号1)52整形为近似矩形波的振荡信号b53。输出模块55，包括两级输出单元，第一级输出单元包括PMOS晶体管P22 和NMOS晶体管N22,第二级输出单元包括PMOS晶体管P23和NMOS晶 体管N23,用于将緩沖模块54产生的振荡信号b53输出。
本发明第一具体实施例中的偏置模块31和本发明第二具体实施例中的偏 置模块51可以交换使用，在实际使用过程中，将由偏置电流Ib^决定。如果 偏置电流Ibias的方向是流入电路，则应采用本发明第一具体实施例中的偏置模 块31;如果偏置电流的方向是从电路流出，则应采用本发明第二具体实施例 中的偏置模块51。
在本发明第一具体实施例中的偏置模块31和本发明第二具体实施例中的 偏置模块51中，都采用了电容d和C2，其目的在于稳定振荡器的电流，减 小电源或地波动对它的影响。
本发明具体实施例中，所述较小的沟道长度和宽度为不超过逻辑工艺制造 技术中最小沟道长度值和宽度值的1.5倍，所述的低功耗(微安以下)振荡器 尤其适用于振荡周期为;f敖秒级甚至更大的低频应用。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发 明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发 明的保护范围之内。
权利要求
1.一种振荡器，包括偏置模块，包括P型金属氧化物半导体PMOS晶体管和N型金属氧化物半导体NMOS晶体管，用于根据输入信号产生偏置电流；延时模块，用于根据所述偏置电流产生预定周期的振荡信号；其特征在于，所述延时模块包括电流源子模块和反相器子模块；所述电流源子模块包括第一电流源子模块、第二电流源子模块；第一电流源子模块、反相器子模块、第二电流源子模块顺序串接，其中，所述第一电流源子模块包括PMOS晶体管；所述第二电流源子模块包括NMOS晶体管；所述第一电流源子模块中的PMOS晶体管的尺寸与所述偏置模块中的PMOS晶体管的尺寸之间的比例为预定值，通过该预定值确定延时模块的上拉电流与偏置电流的比例值；所述第二电流源子模块中的NMOS晶体管的尺寸与所述偏置模块中的NMOS晶体管的尺寸之间的比例为预定值，通过该预定值确定延时模块的下拉电流与偏置电流的比例值。
2. 根据权利要求1所述的振荡器，其特征在于，所述上拉电流与所述下 拉电流为确定延时模块的功耗电流的参数之一 。
3. 根据权利要求1所述的振荡器，其特征在于，所述延时模块还包括可 变电阻子模块，所述可变电阻子模块包括第一可变电阻子模块和第二可变电 阻子模块，所述第一可变电阻子模块包括PMOS晶体管，所述第二可变电阻子模块 包括NMOS晶体管；所述第一可变电阻子模块中的PMOS晶体管与第二可变电阻子模块中的 NMOS晶体管的沟道长度为预定值，该预定值控制延时模块的延时时间。
4. 根据权利要求1所述的振荡器，其特征在于， 所述反相器子模块包括PMOS晶体管和NMOS晶体管，其中， 所述反相器子才莫块中的PMOS晶体管与NMOS晶体管的沟道长度和宽度为预定值，该预定值确定延时模块的栅电容值；所述延时单元的电容值为确定延时模块功耗的参数之一。
5. 根据权利要求1所述的振荡器，其特征在于，还包括转换模块，用于对延时模块产生的多个振荡信号进行合成，并将合成后的 振荡信号输出。
6. 根据权利要求5所述的振荡器，其特征在于，所述转换模块可包括多 级转换单元，转换单元包括串联连接的PMOS晶体管与串联连接的NMOS晶 体管。
7. 根据权利要求5或6所述的振荡器，其特征在于， 所述转换后的振荡信号的跳变时间小于延时模块产生的振荡信号的跳变时间。
8. 根据权利要求1所述的振荡器，其特征在于，还包括 緩冲模块，用于对振荡信号进行整形，并将整形后的振荡信号输出。
9. 根据权利要求8所述的振荡器，其特征在于，所述緩冲模块包括多级緩冲单元，緩冲单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
10. 根据权利要求8或9所述的振荡器，其特征在于，所述整形后的振荡 信号为时钟信号。
11. 根据权利要求1所述的振荡器，其特征在于，还包括 输出模块，用于输出振荡信号。
12. 根据权利要求11所述的振荡器，其特征在于，所述输出模块包括多级输出单元，输出单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
13. 根据权利要求1所述的振荡器，其特征在于，所述偏置模块还包括电 容，用于稳定振荡器中的电流。
14. 根据权利要求1所述的振荡器，其特征在于，所述输入信号为电流信 号或电压信号。
15. —种振荡器的设计方法，其特征在于，包括 设置偏置模块；所述偏置模块包括PMOS晶体管和NMOS晶体管，用于根据输入的电信 号产生偏置电流；以及，设置延时模块；所述延时模块用于接收偏置模块产生的偏置电流，并根据该偏置电流产生 预定周期的振荡信号； 其特征在于，所述延时模块包括电流源子模块和反相器子模块；所述电流源子模块包括 第一电流源子模块、第二电流源子模块；将第一电流源子模块、反相器子模块、第二电流源子模块顺序串接，其中， 所述第一电流源子模块包括PMOS晶体管； 所述第二电流源子模块包括NMOS晶体管；设定所述第一电流源子模块中的PMOS晶体管的尺寸与所述偏置模块中 的PMOS晶体管的尺寸之间的比例值，通过该比例值确定延时模块的上拉电 流与偏置电流的比例值；设定所述第二电流源子模块中的NMOS晶体管的尺寸与所述偏置模块中 的NMOS晶体管的尺寸之间的比例值，通过该比例值确定延时模块的下拉电 流与偏置电流的比例值。
16. 根据权利要求15所述的方法，其特征在于，通过调节所述上拉电流 与所述下拉电流对延时模块的功耗电流进行控制。
17. 根据权利要求15所述的方法，其特征在于，还包括 在延时模块中设置可变电阻子模块；所述可变电阻子模块包括第 一可变电阻子模块和第二变电阻子模块； 所述第一可变电阻子模块包括PMOS晶体管，所述第二可变电阻子模块包括NMOS晶体管；通过设定所述第一可变电阻子模块中的PMOS晶体管与第二可变电阻子模块中的NMOS晶体管的沟道长度，控制延时模块的延时时间。
18. 根据权利要求15所述的方法，其特征在于， 所述反相器子模块包括PMOS晶体管和NMOS晶体管，其中， 通过设定所述反相器子模块中的PMOS晶体管与NMOS晶体管的沟道长度和宽度调节延时模块的栅电容值；通过调节所述延时模块的栅电容值对所述 延时模块的功耗进行控制。
19. 根据权利要求15所述的方法，其特征在于，还包括 设置转换模块；所述转换模块用于对延时模块产生的多个振荡信号进行合成，并将合成后 的振荡信号输出。
20. 根据权利要求19所述的方法，其特征在于，所述转换模块可包括多级转换单元，转换单元包括串联连接的PMOS晶 体管与串联连接的NMOS晶体管。
21. 根据权利要求19或20所述的方法，其特征在于， 所述转换后的振荡信号的跳变时间小于延时模块产生的振荡信号的跳变时间。
22. 根据权利要求15所述的方法，其特征在于，还包括 设置緩冲模块；所述緩冲模块用于对振荡信号进行整形，并将整形后的振荡信号输出。
23. 根据权利要求22所述的方法，其特征在于，所述緩冲模块包括多级緩冲单元，緩冲单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
24. 根据权利要求22或23所述的方法，其特征在于，所述整形后的振荡 信号为时钟信号。
25. 根据权利要求15所述的方法，其特征在于，还包括 设置输出模块；所述输出模块用于输出振荡信号。
26. 根据权利要求25所述的方法，其特征在于，所述输出模块包括多级输出单元，输出单元包括串联连接的PMOS晶体 管与串联连接的NMOS晶体管。
27. 根据权利要求15所述的方法，其特征在于，还包括: 在所述偏置模块中设置电容，用于稳定振荡器中的电流。
28. 根据权利要求15所述的方法，其特征在于，所述输入信号为电流信 号或电压信号。
全文摘要
本发明公开了一种振荡器及其设计方法，包括偏置模块、延时模块、转换模块、缓冲模块和输出模块，其中，偏置模块，用于根据输入信号产生偏置电流；延时模块，用于接收偏置模块产生的偏置电流，并根据该偏置电流产生预定周期的振荡信号；所述延时模块包括电流源子模块、可变电阻子模块和反相器子模块，通过电流源子模块控制延时模块的最大上拉电流和最大下拉电流，从而控制延时模块的功耗电流；通过可变电阻子模块控制延时模块的延时时间；通过反相器子模块调节延时模块的栅电容值，从而控制延时模块的功耗。转换模块通过减少直通电流进一步降低振荡器的功耗。本发明提供了一种设计简单、高效、应用范围广、尤其适用于低频应用的超低功耗的振荡器。
文档编号H03K3/012GK101202540SQ20071017888
公开日2008年6月18日 申请日期2007年12月6日 优先权日2007年12月6日
发明者朱一明, 洪 胡 申请人:北京芯技佳易微电子科技有限公司