专利名称：降低超越量的输出级电路的制作方法
技术领域：
本发明涉及的是一种输出级电路，特别涉及的是一种降低超越量(over shoot) 的输出级电路。
背景技术：
请参考图1。图1为背景技术的输出级电路100的示意图。输出级电路100 包含输入端、输出端、反相器INV1、延迟电路110、 120、 P型金氧半导体晶体 管(P-type Metal Oxide Semiconductor, PM0S)QP1 、N型金氧半导体晶体管(N-type Metal Oxide Semiconductor, NMOS)QNl。
输出级电路100的输入端用以接收输入信号DIN。输出级电路100的输出 端用以输出信号DOUT。输出级电路100的输出端假定等效耦接在电容CL。
P型金氧半导体晶体管QP1包含第一端、第二端与控制端。N型金氧半导 体晶体管QN1包含第一端、第二端与控制端。反相器INVl耦接在输出级电路 100的输入端与延迟电路110、 120之间。延迟电路110耦接在反相器INVl与P 型金氧半导体晶体管QP1的控制端之间。延迟电路120耦接在反相器INVl与N 型金氧半导体晶体管QN1的控制端之间。P型金氧半导体晶体管QP1的第一端 耦接在偏压源VDD、第二端耦接在输出级电路100的输出端、控制端耦接在延 迟电路110。 N型金氧半导体晶体管QN1的第一端耦接在偏压源VSS、第二端 耦接在输出级电路100的输出端、控制端耦接在延迟电路120。
反相器INVl用以接收输入信号DIN并将输入信号DIN反相后输出。
延迟电路IIO耦接在反相器INVl与P型金氧半导体晶体管QP1的控制端 之间，用以接收反相后的输入信号DIN，并将反相后的输入信号DIN延迟预定 时间长度DL1再输入至P型金氧半导体晶体管QP1的控制端(节点DP)。延迟电 路110可由偶数个反相器所组成(如图示的2m个)来延迟预定时间长度DL1。
延迟电路120耦接在反相器INVl与N型金氧半导体晶体管QN1的控制端 之间，用以接收反相后的输入信号DIN,并将反相后的输入信号DIN延迟预定时间长度DL2再输入至N型金氧半导体晶体管QN1的控制端(节点DN)。延迟 电路120可由偶数个反相器所组成(如图示的2n个)来延迟预定时间长度DL2。
偏压源VDD-、 VSS用以提供偏压VDD与VSS。偏压VDD可为一高电位、 偏压VSS可为一低电位。
另外，时间长度DL1与DL2为相异，也即反相器数目2m与2n不相同。 此为防止P型金氧半导体晶体管QP1与N型金氧半导体晶体管QN1同时导通 产生电流从偏压源VDD直接流至偏压源VSS的情况。
请参考图2。图2为背景技术的输出级电路100的时序示意图。如图所示， 输入信号DIN输入后，节点DP上产生与输入信号DIN反相且延迟时间长度DL 1 的信号并输入P型金氧半导体晶体管QP1;节点DN上产生与输入信号DIN反 相且延迟时间长度DL2的信号并输入N型金氧半导体晶体管QN1;如此以产生 输出信号DOUT。而当输入信号DIN在转态时(如由高电位转低电位、或由低电 位转高电位)，输出信号DOUT会有产生电压振幅超过偏压VDD或VSS的现象， 此即为超越量。而超越量容易对电路造成损害。
一般现有降低超越量的作法，为在输出级电路100的输出端上加上电容以 降低超越量。然而此种作法将会降低输出信号DOUT的回转率(slewrate)，进而 降低输出级电路100的存取速度。尤其随着系统内部组件速度提升，对内存速 度的要求增加，单纯提升内存频率已经不能应付需求，目前已经由同步动态随 机存取内存(synchronous DRAM)技术、双倍数据传输(Double Data Rate, DDR) 技术，进而发展至第二代双倍数据传输(DDRII)技术。以往内存颗粒的频率相等 于输入/输出緩冲区(I/O Buffer)的频率，但第二代双倍数据传输的输入/输出緩冲 区操作频率为内存核心频率的两倍，此种输出端上加上电容以降低超越量的做 法可能降低内存输出级电路的存取速度。是以如何提供一种新的芯片外驱动器 (OCD, Off-Chip Driver)技术，在输出级电路中提供稳压线路使充电放电动作时 降低超越量，为必须考虑的重点。
发明内容
本发明提供一种降低超越量的输出级电路。所述的输出级电路包含一输入 端，用以接收一输入信号； 一输出端；一P型金氧半导体晶体管，包含一第一 端，耦接在一提供一第一电压的第一偏压源； 一控制端，耦接在所述的输入端； 与一第二端，耦接在所述的输出端；一N型金氧半导体晶体管，包含一第一端，耦接在一提供一第二电压的第二偏压源； 一控制端，耦接在所述的输入端；与 一第二端，耦接在所述的输出端； 一上升缘触发偏压电路，耦接在所述的输入 端与所述的输出端之间，用以根据所述的输入信号的上升缘，输出一第三电压 至所述的输出端来降低所述的输出端的超越量；与一下降缘触发偏压电路，耦 接在所述的输入端与所述的输出端之间，用以根据所述的输入信号的下降缘， 输出一第四电压至所述的输出端来降低所述的输出端的超越量；其中所述的第 三电压是介于所述的第一偏压与第二偏压的平均值与所述的第一偏压之间；所 述的第四电压是介于所述的第一偏压与第二偏压的平均值与所述的第二偏压之 间。
本发明另提供一种降低超越量的输出级电路。所述的输出级电路包含一输 入端，用以接收一输入信号； 一输出端； 一第一开关位于一第一电压与所述的 输出端之间，用以耦接所述的第一电压至所述的输出端； 一第二开关位于一第 二电压与所述的输出端之间，用以耦接所述的第二电压至所述的输出端； 一第 一触发偏压电路位于所述的输入端与所述的输出端之间，所述的第一触发偏压 电路并位于所述的输出端与一第三电压之间，用以根据所述的输入信号的一第 一状态，输出所述的第三电压至所述的输出端；与一第二触发偏压电路位于所 述的输入端与所述的输出端之间，所述的第二触发偏压电路并位于所述的输出 端与一第四电压之间，用以根据所述的输入信号的一第二状态，输出所述的第 四电压至所述的输出端；其中所述的第一触发偏压电路输出所述的第三电压至 所述的输出端一第一预定时间后，所述的第二开关方导通使所述的第二电压耦 接在所述的输出端，其中所述的第三电压不等于所述的第二电压。
本发明另提供一种降低超越量的输出级电路。所述的输出级电路包含一输 入端，用以接收一输入信号； 一输出端； 一第一控制装置位于一第一预定电压 与所述的输出端之间，用以耦接所述的第一预定电压至所述的输出端；与一第 二控制装置位于所述的输出端与一第二预设电压之间，用以根据所述的输入信 号的 一预定准位耦接所述的第二预设电压至输出端；其中所述的第二控制装置 输出所述的第二预设电压至所述的输出端一第一预定时间后，所述的第一控制 装置方使所述的第一预定电压耦接在所述的输出端，其中所述的第一预定电压 不等于所述的第二预定电压。
图1为背景技术的输出级电路的示意图2为背景技术的输出级电路的时序示意图3为本发明的输出级电路的示意图4为本发明的输出级电路的时序示意图5、图6为本发明开关的示意图。
附图标记说明100、 300-输出级电路；110、 120-延迟电路；INV1、 INV2、 INV3-反相器；QP1、 QP2、 QP3 - P型金氧半导体晶体管；QN1、 QN2、 QN3 -N型金氧半导体晶体管；DIN-输入信号；DOUT-输出信号；DP、 DN、 SF、 SR—节点；PF、 PR-脉沖信号；CL—电容；VDD、 VSS、 VI、 V2 —偏压；OS -超越量；DL1、 DL2-延迟时间；310 -上升缘触发偏压电路；320 -下降缘触 发偏压电路；301-上升缘触发电路；302 -下降缘触发电路；311、 321-偏压 电路；SW1、 SW2-开关；1-第一端；2-第二端；C-控制端。
具体实施例方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。 请参考图3。图3为本发明的输出级电路300的示意图。输出级电路300包 含输入端、输出端、反相器INV1、延迟电路IIO、 120、 P型金氧半导体晶体管 QP1、 N型金氧半导体晶体管QN1、下降缘触发偏压电路310以及上升缘触发 偏压电路320。
输出级电路300的输入端用以接收输入信号DIN。输出级电路300的输出 端用以输出信号DOUT。输出级电路300的输出端假定等效耦接在电容CL。
P型金氧半导体晶体管QP1包含第一端、第二端与控制端。N型金氧半导 体晶体管QN1包含第一端、第二端与控制端。反相器INV1耦接在输出级电路 300的输入端与延迟电路110、 120之间。延迟电路IIO耦接在反相器INV1与P 型金氧半导体晶体管QP1的控制端之间。延迟电路120耦接在反相器INV1与N 型金氧半导体晶体管QN1的控制端之间。P型金氧半导体晶体管QP1的第一端 耦接在偏压源VDD、第二端耦接在输出级电路300的输出端、控制端耦接在延 迟电路110。 N型金氧半导体晶体管QN1的第一端耦接在偏压源VSS、第二端 耦接在输出级电路300的输出端、控制端耦接在延迟电路120。下降缘触发偏压 电路310包含下降缘触发电路301以及偏压电路311;下降缘触发电路301耦接 在输出级电路300的输入端与偏压电路311之间；偏压电路3U耦接在下降缘触发电路301与输出级电路300的输出端之间。上升缘触发偏压电路320包含 上升缘触发电路302以及偏压电路321;上升缘触发电路302耦接在输出级电路 300的输入端与偏压电路321之间；偏压电路321耦接在上升缘触发电路302与 输出级电路300的输出端之间。偏压电路311包含开关SW1与偏压源VI;开 关SW1包含第一端1、第二端2与控制端C;开关SW1的第一端1耦接在偏压 源V1、开关SW1的第二端2耦接在输出级电路300的输出端、开关SW1的控 制端C耦接在下降缘触发电路301。偏压电路321包含开关SW2与偏压源V2; 开关SW2包含第一端1、第二端2与控制端C;开关SW2的第一端1耦接在偏 压源V2、开关SW2的第二端2耦接在输出级电路300的输出端、开关SW2的 控制端C耦接在上升缘触发电路302。
反相器INV1用以接收输入信号DIN并将输入信号DIN反相后输出。
延迟电路IIO耦接在反相器INV1与P型金氧半导体晶体管QP1的控制端 之间，用以接收反相后的输入信号DIN,并将反相后的输入信号DIN延迟一预 定时间长度DL1再输入至P型金氧半导体晶体管QP1的控制端(节点DP)。延迟 电路IIO可由偶数个反相器所组成(如图示的2m个)来延迟预定时间长度DL1。
延迟电路120耦接在反相器INV1与N型金氧半导体晶体管QN1的控制端 之间，用以接收反相后的输入信号DIN,并将反相后的输入信号DIN延迟一预 定时间长度DL2再输入至N型金氧半导体晶体管QN1的控制端(节点DN)。延 迟电路120可由偶数个反相器所组成(如图示的2n个)来延迟预定时间长度DL2。
偏压源VDD-、 VSS用以提供偏压VDD与VSS。偏压VDD可为一高电位、 偏压VSS可为一低电位。偏压源Vl-、 V2用以提供偏压VI与V2。原则上偏压 VI小于偏压VDD，例如偏压VI可为一介于偏压VDD与VSS的平均值与偏压 VDD之间的电位。原则上偏压V2大于偏压VSS，例如偏压V2可为一介于偏压 VDD与VSS的平均值与偏压VSS之间的电位。
下降缘触发电路301用以根据输入信号DIN,在输入信号DIN由高电位转 低电位(下降缘)时，在节点SF处，触发一预定时间长度的脉冲信号PF。而此脉 冲信号PF传送至开关SW1的控制端C。当开关SW1未接收到脉冲信号PF时， 其第一端1并不会耦接至其第二端2，也就是说，偏压源V1并不会传送偏压 VI至输出级电路300的输出端而影响输出信号DOUT;反之，当开关SW1接 收到脉冲信号PF时，其第一端1便会耦接至其第二端2,也就是说，偏压源V1 会传送偏压VI至输出级电路300的输出端来影响输出信号DOUT，而这时候的输出信号DOUT将会受到偏压VI的箝制，不会产生超越量的发生。以背景技 术的输出级电路100来说，在此时的输出信号DOUT将相同地由高电位骤降至 低电位，瞬间会产生超越量的情况；反之，通过本发明的输出级电路300的下 降缘触发偏压电路310,将可有效地在输出信号DOUT由高电位下降至低电位 的期间，将输出信号DOUT偏压在偏压VI，如此便可避免超越量的发生。脉冲 信号PF的时间长度是可根据延迟时间长度DL1与DL2来设计，在一实施例中， 脉冲信号pf的时间长度可设计小于输入信号din在每次转态的时间长度，如此 将不会造成产生错误的输出信号DOUT;在另一实施例中脉沖信号PF的时间长 度，可大于输出信号DOUT会产生不稳定的超越量的时间长度(如输入信号DIN 由高电位转至低电位整个转态时间长度)，如此方可完整地将输出信号的超越量 消除。上升缘触发电路302用以根据输入信号DIN,在输入信号DIN由低电位转 高电位(上升缘)时，在节点SR处，触发一预定时间长度的脉冲信号PR。而此脉 沖信号PR传送至开关SW2的控制端C。当开关SW2未接收到脉冲信号PR时， 其第一端1并不会耦接至其第二端2，也就是说，偏压源V2并不会传送偏压 V2至输出级电路300的输出端而影响输出信号DOUT;反之，当开关SW2接 收到脉冲信号PR时，其第一端l便会耦接至其第二端2，也就是说，偏压源 V2会传送偏压V2至输出级电路300的输出端来影响输出信号DOUT，而这时 候的输出信号DOUT将会受到偏压V2的箝制，不会产生超越量的发生。以背 景技术的输出级电路100来说，在此时的输出信号DOUT将相同地由低电位骤 升至高电位，瞬间会产生超越量的情况；反之，通过本发明的输出级电路300 的上升缘触发偏压电路320，将可有效地在输出信号DOUT由低电位上升至高 电位的期间，将输出信号DOUT偏压在偏压V2,如此便可避免超越量的发生。 脉冲信号PR的时间长度是可根据延迟时间长度DL1与DL2来设计，在一实施 例中，脉冲信号PR的时间长度可设计小于输入信号DIN在每次转态的时间长 度，如此将不会造成产生错误的输出信号DOUT;在另一实施例中，脉冲信号 PR的时间长度，可大于输出信号DOUT会产生不稳定的超越量的时间长度(如 输入信号DIN由低电位转至高电位整个转态时间长度)，如此方可完整地将输出 信号的超越量消除。另外，时间长度DL1与DL2为相异，也即反相器数目2m与2n不相同。 此为防止P型金氧半导体晶体管QP1与N型金氧半导体晶体管QN1同时导通产生电流从偏压源VDD直接流至偏压源VSS的情况。请参考图4。图4为本发明的输出级电路300的时序示意图。如图所示，输 入信号DIN输入后，节点DP上产生与输入信号DIN反相且延迟时间长度DL1 的信号并输入P型金氧半导体晶体管QP1;节点DN上产生与输入信号DIN反 相且延迟时间长度DL2的信号并输入N型金氧半导体晶体管QN1。在一实施例中，当输入信号DIN在从高电位下降至低电位时，下降缘触发 电路301会在节点SF处产生脉冲信号PF,以先导通开关SW1，使这时候的输 出信号DOUT可以接收到偏压VI。的后节点DN上与输入信号DIN反相的信 号再导通N型金氧半导体晶体管QN1，使晶体管QN1第一端与第二端的压差为 (V1-VSS),如此可以降低超越量的发生。而当输入信号DIN在从低电位上升至 高电位时，上升缘触发电路302会在节点SR处产生脉冲信号PR，以先导通开 关SW2,使这时候的输出信号DOUT可以接收到偏压V2。的后的后节点DP上 与输入信号DIN反相的信号再导通P型金氧半导体晶体管QP1,使晶体管QP1 第一端与第二端的压差为(VDD-V2),如此可以降低超越量的发生。请参考图5。图5为本发明开关SW1的示意图。如图所示，开关SW1可包 含反相器INV2、 P型金氧半导体晶体管QP2以及N型金氧半导体晶体管QN2。 P型金氧半导体晶体管QP2包含第一端、第二端与控制端。P型金氧半导体晶体 管QP2包含第一端、第二端与控制端。反相器INV2包含输入端与输出端。反 相器INV2的输入端耦接在开关SW1的控制端C，用以接收从下降缘触发电路 301传送来的脉冲信号PF并产生反相的脉冲信号PF。 P型金氧半导体晶体管 QP2的第一端耦接在开关SW1的第一端以耦接在偏压源VI; P型金氧半导体晶 体管QP2的第二端耦接在开关SW1的第二端以耦接在输出级电路300的输出 端；P型金氧半导体晶体管QP2的控制端耦接在反相器INV2的输出端以接收反 相的脉冲信号PF。当P型金氧半导体晶体管QP2接收到反相的脉冲信号PF时， 将其第 一端耦接至其第二端以使偏压VI传送至输出级电路300的输出端。N型 金氧半导体晶体管QN2的第一端耦接在开关SW1的第一端以耦4妄在偏压源VI; N型金氧半导体晶体管QN2的第二端耦接在开关SW1的第二端以耦接在输出级 电路300的输出端；N型金氧半导体晶体管QN2的控制端耦接在耦接在开关SW1 的控制端C用以接收脉冲信号PF。当N型金氧半导体晶体管QN2接收到脉冲 信号PF时，同样将其第一端耦接至其第二端以使偏压VI传送至输出级电路300 的输出端。在另一实施例中，也可以在开关SW1的第一端与偏压源VI之间加入一个终端电阻(terminated resistor)可提升信号的完整性。此种终端电阻可以是 一般电阻或MOS电阻。请参考图6。图6为本发明开关SW2的示意图。如图所示，开关SW1可包 含反相器INV3、 P型金氧半导体晶体管QP3以及N型金氧半导体晶体管QN3。 P型金氧半导体晶体管QP3包含第一端、第二端与控制端。P型金氧半导体晶体 管QP3包含第一端、第二端与控制端。反相器INV3包含输入端与输出端。反 相器INV3的输入端耦接在开关SW2的控制端C，用以接收从上升缘触发电路 302传送来的脉沖信号PR并产生反相的脉冲信号PR。 P型金氧半导体晶体管 QP3的第一端耦接在开关SW2的第一端以耦接在偏压源V2; P型金氧半导体晶 体管QP3的第二端耦接在开关SW2的第二端以耦接在输出级电路300的输出 端；P型金氧半导体晶体管QP3的控制端耦接在反相器INV3的输出端以接收反 相的脉冲信号PR。当P型金氧半导体晶体管QP3接收到反相的脉冲信号PR时， 将其第一端耦接至其第二端以使偏压V2传送至输出级电路300的输出端。N型 金氧半导体晶体管QN3的第一端耦接在开关SW2的第一端以耦接在偏压源V2; N型金氧半导体晶体管QN3的第二端耦接在开关SW2的第二端以耦接在输出级 电路300的输出端；N型金氧半导体晶体管QN3的控制端耦接在开关SW2的控 制端C用以接收脉冲信号PR。当N型金氧半导体晶体管QN3接收到脉冲信号 PR时，同样将其第一端耦接至其第二端以使偏压V2传送至输出级电路300的 输出端。在另一实施例中，也可以在开关SW2的第二端与偏压源V2之间加入 一个终端电阻(terminated resistor)可提升信号的完整性。此种终端电阻可以是一 般电阻或MOS电阻。纵上论述，本发明所提供的输出级电路，以其具有的上升缘触发电路、下 降缘触发电路与偏压，能够让输出信号的超越量降低，减低组件的损害，提供 给使用者还大的便利性。以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非 限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可 对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
权利要求
1.一种降低超越量的输出级电路，其特征在于其包含一输入端，用以接收一输入信号；一输出端；一P型金氧半导体晶体管，包含一第一端，耦接在一提供一第一电压的第一偏压源；一控制端，耦接在所述的输入端；与一第二端，耦接在所述的输出端；一N型金氧半导体晶体管，包含一第一端，耦接在一提供一第二电压的第二偏压源；一控制端，耦接在所述的输入端；与一第二端，耦接在所述的输出端；一上升缘触发偏压电路，耦接在所述的输入端与所述的输出端之间，用以根据所述的输入信号的上升缘，输出一第三电压至所述的输出端来降低所述的输出端的超越量；与一下降缘触发偏压电路，耦接在所述的输入端与所述的输出端之间，用以根据所述的输入信号的下降缘，输出一第四电压至所述的输出端来降低所述的输出端的超越量；其中所述的第三电压大于第二电压，且所述的第四电压小于所述的第一电压。
2. 根据权利要求1所述的降低超越量的输出级电路，其特征在于所述的 第三电压是介于所述的第一电压与第二电压的平均值与所述的第二电压之间； 所述的第四电压是介于所述的第一电压与第二电压的平均值与所述的第一电压 之间。
3. 根据权利要求1所述的降低超越量的输出级电路，其特征在于所述的 上升缘触发偏压电路包含一上升缘触发电路，耦接在所述的输入端，用以根据所述的输入信号的上 升缘，产生一预定时间长度的脉冲信号；与一偏压电路，耦接在所述的输出端与所述的上升缘触发电路之间，用以根 据所述的脉冲信号，提供所述的输出端所述的第三电压。
4. 根据权利要求3所述的降低超越量的输出级电路，其特征在于:所述的 偏压电路包含一第三偏压源，用以提供所述的第三电压；与一开关，耦接在所述的输出端、所述的第三偏压源与所述的上升缘触发电 路之间，用以根据所述的脉冲信号，将所述的第三偏压源与所述的输出端耦接。
5. 根据权利要求4所述的降低超越量的输出级电路，其特征在于在所述的 开关先导通一预定时间后，所述的P型金氧半导体晶体管方导通使所述的输出 端耦接在所述的第 一 电压。
6. 根据权利要求4所述的降低超越量的输出级电路，其特征在于所述的偏 压电路还包含一终端电阻位于第三偏压源与所述的开关之间。
7. 根据权利要求4所述的降低超越量的输出级电路，其特征在于所述的 开关包含一N型金氧半导体晶体管，包含 一第一端，耦接在所述的第三偏压源；一控制端，耦接在所述的上升缘触发电路，用以接收所述的脉冲信号；与一第二端，耦接在所述的输出端，用以根据所述的脉冲信号，将所述的第 三偏压源耦接在所述的输出端；一反相器，耦接在所述的上升缘触发电路，用以接收所述的脉冲信号以产 生一反相脉冲信号；与一P型金氧半导体晶体管，包含一第一端，耦接在所述的第三偏压源；一控制端，耦接在所述的反相器，用以接收所述的反相脉冲信号；与 一第二端，耦接在所述的输出端，用以根据所述的反相脉冲信号，将所述 的第三偏压源耦接在所述的输出端。
8. 根据权利要求1所述的降低超越量的输出级电路，其特征在于所述的 下降缘触发偏压电路包含一下降缘触发电路，耦接在所述的输入端，用以根据所述的输入信号的下 降缘，产生一预定时间长度的脉冲信号；与一偏压电路，耦接在所述的输出端与所述的下降缘触发电路之间，用以根 据所述的脉冲信号，提供所述的输出端所述的第四电压。
9. 根据权利要求8所述的降低超越量的输出级电路，其特征在于所述的偏压电路包含一第四偏压源，用以提供所述的第四电压；与一开关，耦接在所述的输出端、所述的第四偏压源与所述的下降缘触发电 路之间，用以根据所述的脉冲信号，将所述的第四偏压源与所述的输出端耦接。
10. 根据权利要求9所述的降低超越量的输出级电路，其特征在于在所述 的开关先导通一预定时间后，所述的N型金氧半导体晶体管方导通使所述的输 出端耦接在所述的第二电压。
11. 根据权利要求9所述的降低超越量的输出级电路，其特征在于所述的 偏压电路还包含一终端电阻位于第四偏压源与所述的开关之间。
12. 根据权利要求9所述的降低超越量的输出级电路，其特征在于所述 的开关包含一N型金氧半导体晶体管，包含 一第一端，耦接在所述的第四偏压源；一控制端，耦接在所述的下降缘触发电路，用以接收所述的脉冲信号；与 一第二端，耦接在所述的输出端，用以根据所述的脉冲信号，将所述的第 四偏压源耦接在所述的输出端；一反相器，耦接在所述的下降缘触发电路，用以产生一反相的脉冲信号；与一P型金氧半导体晶体管，包含 一第一端，耦接在所述的第四偏压源；一控制端，耦接在所述的反相器，用以接收所述的反相的脉冲信号；与 一第二端，耦接在所述的输出端，用以根据所述的反相的脉冲信号，将所 述的第四偏压源耦接在所述的输出端。
13. 根据权利要求1所述的降低超越量的输出级电路，其特征在于另包含 一反相器，耦接在所述的输入端，用以根据所述的输入信号产生一反相输入信号；一第一延迟电路，耦接在所述的反相器与所述的P型金氧半导体晶体管的 所述的控制端之间，用以延迟所述的反相输入信号一第一预定时间；与一第二延迟电路，耦接在所述的反相器与所述的N型金氧半导体晶体管的 所述的控制端之间，用以延迟所述的反相输入信号一第二预定时间，其中所述 的第二预定时间相异于所述的第 一 预定时间。
14. 根据权利要求13所述的降低超越量的输出级电路，其特征在于所述的 第一延迟电路包含第一偶数个反相器；所述的第二延迟电路包含相异于所述的 第一偶数的一第二偶数个反相器。
15. —种降低超越量的输出级电路，其特征在于包含 一输入端，用以接收一输入信号；一输出端；一第一开关位于一第一电压与所述的输出端之间，用以耦接所述的第一电 压至所述的输出端；一第二开关位于 一 第二电压与所述的输出端之间，用以耦接所述的第二电 压至所述的输出端；一第 一触发偏压电路位于所述的输入端与所述的输出端之间，所述的第一 触发偏压电路并位于所述的输出端与 一 第三电压之间，用以根据所述的输入信 号的一第一状态，输出所述的第三电压至所述的输出端；与一第二触发偏压电路位于所述的输入端与所述的输出端之间，所述的第二 触发偏压电路并位于所述的输出端与一第四电压之间，用以根据所述的输入信 号的一第二状态，输出所述的第四电压至所述的输出端；其中所述的第一触发偏压电路输出所述的第三电压至所述的输出端一第一 预定时间后，所述的第二开关方导通使所述的第二电压耦接在所述的输出端， 其中所述的第三电压不等于所述的第二电压。
16. 根据权利要求15所述的降低超越量的输出级电路，其特征在于所述的 第三电压大于所述的第二电压。
17. 根据权利要求15所述的降低超越量的输出级电路，其特征在于在所述 的第二触发偏压电路输出所述的第四电压至所述的输出端一第二预定时间后， 所述的第一开关方导通使所述的第一电压耦接在所述的输出端，其中所述的第 一电压不等于所述的第四电压。
18. 根据权利要求17所述的降低超越量的输出级电路，其特征在于所述的 第四电压小于所述的第一电压。
19. 根据权利要求16所述的降低超越量的输出级电路，其特征在于还包含 一第 一终端电阻位于所述的第三电压与所述的第 一触发偏压电路之间；以及一第二终端电阻位于所述的第四电压与所述的第二触发偏压电路之间。
20.—种降低超越量的输出级电路，其特征在于包含一输入端，用以接收一输入信号；一输出端；一第一控制装置位于一第一预定电压与所述的输出端之间，用以耦接所述 的第一预定电压至所述的输出端；与一第二控制装置位于所述的输出端与一第二预设电压之间，用以根据所述的输入信号的 一预定准位耦接所述的第二预设电压至输出端；其中所述的第二控制装置输出所述的第二预设电压至所述的输出端一第一 预定时间后，所述的第一控制装置方使所述的第一预定电压耦接在所述的输出 端，其中所述的第一预定电压不等于所述的第二预定电压。
全文摘要
本发明为一种降低超越量的输出级电路，包含输入端、P与N型金氧半导体晶体管所构成的电路、输出端、上升缘触发偏压电路与下降缘触发偏压电路。上升缘触发偏压电路与下降缘触发偏压电路是分别根据输入信号的上升缘与下降缘，输出偏压至输出端以箝制输出信号的电压，进而降低输出端的超越量。
文档编号H03K17/284GK101252354SQ20081008478
公开日2008年8月27日 申请日期2008年3月21日 优先权日2008年3月21日
发明者浚 夏, 洪森富, 连启发 申请人:钰创科技股份有限公司