专利名称：用于低功率高速接口的可调式输入接收器的制作方法
技术领域：
本发明涉及集成半导体电路的领域。更明确地说，本发明涉及例如互补金属氧化物半导体(CMOS)输入接收器或伪差分输入接收器等高速输入逻辑接收器的领域。
背景技术：
一般来说，常规的CMOS输入接收器(例如，如图1中所示的使用密集装置或使用稀疏装置的不支持额外参考电压Vref的那些输入接收器)针对低功率存储器接口(例如，在外部总线接口标准EBIl、 EBI2等中所定义的那些接口)在200MHz以下工作良好。对于较高频率操作(例如，从200 MHz到533 MHz)，如图2中所示的若干种基于Vref的单端伪差分输入接收器已与不同Vref值(例如，在没有并联终端的情况下为供应电压的一半，或在具有Vddq终端的情况下为供应电压的7090 —起使用。
为了覆盖宽广范围频率且支持Vref (例如，支持低功率双数据速率(DDR2)接口的接收器实施方案所需要的)，简单的解决方案是配置多个并联的输入接收器且基于Vref值而仅接通一个接收器。然而，此方法在面积及功率方面并不是合乎需要的。另外，多个并联接收器的实施方案遭受性能降级，其可归因于增加的输入电容Cin及由于添加了多路复用器而引起的增加的输入路径延迟。
图1为不支持Vref的CMOS接收器的示范性实施例的简化示意图。图2为支持Vref的伪差分接收器的示范性实施例的简化示意图。图3为Vref可调式自偏置伪差分接收器的示范性实施例的简化示意图。
图4为Vref可调式自偏置伪差分接收器的示范性实施例的简化示意图。
图5a到图5f为比较各种示范性接收器实施例的性能曲线的简化图。
图6为Vref可调式自偏置NMOS伪差分接收器的示范性实施例的简化示意图。
图7为Vref可调式自偏置伪差分接收器的示范性实施例的简化示意图。
图8a到图8f为比较各种示范性接收器实施例的性能曲线的简化图。
图9为自偏置伪差分接收器的方法的示范性实施例的简化流程图。
具体实施例方式
词"示范性"在本文中用于意指"充当实例、例子或说明"。不必将本文中描述为"示范性"的任何实施例解释为比其它实施例优选或有利。
以下结合附图阐述的详细描述既定作为对本发明的示范性实施例的描述，且不希望代表其中可实践本发明的仅有实施例。贯穿此描述所使用的术语"示范性"意指"充当
实例、例子或说明"，且应不必被解释为比其它示范性实施例优选或有利。所述详细描述包括特定细节以用于提供对本发明的示范性实施例的透彻理解。所属领域的技术人员将显而易见，可在没有这些特定细节的情况下实践本发明的示范性实施例。在某些情况下，为了避免使本文中所呈现的示范性实施例的新颖性模糊不清，以框图形式展示众所周知的结构及装置。
需要具有宽广频率范围Vref可调式输入接收器的仅一个配置。可使所述接收器配置在宽广频率范围上及在宽广Vref值范围上操作。可利用对裸片面积及功率消耗仅具有最小影响的变化来容易地调整所述接收器的性能。
图1为不具有Vref的常规CMOS接收器100的示范性实施例的简化示意图。图1的常规CMOS接收器100可使用常规的密集装置或稀疏装置来实施。
常规CMOS接收器100包括经配置作为CMOS反相器的常规互补FET对，其包括堆叠在NMOS FET 114上的PMOS FET 112。 PMOS FET 112的源极耦合到Vdd，且漏极与NMOS FET 114的漏极是共同的，所述漏极作为CMOS反相器的输出而操作。PMOSFET 112的栅极与NMOS FET 114的栅极是共同的，且充当CMOS接收器100的输入。
NMOS FET 114的源极可耦合到Vss或任选地耦合到NMOS启用FET 124的漏极连接。NMOS启用FET 124的源极耦合到Vss，且栅极接收启用控制信号。类似地，PMOS启用FET 122可经配置以在反相器未被启用时上拉CMOS反相器的输出。PMOS启用FET 122的源极耦合到Vdd，且漏极耦合到CMOS反相器的输出。PMOS启用FET 122的栅极经配置以接收所述启用控制信号。
图1的常规CMOS接收器100不支持Vref输入。不能支持可变Vref值使常规CMOS 接收器100在较高频率下操作较不合意，所述操作具有对准到Vref电平的小摆动输入。 Vref值可视为标称逻辑阈值，且从低到高或从高到低的逻辑转变经常在所述接收器支持 Vref时根据Vref值而指定。支持外部可控的Vref值可为合乎需要的，以便补偿可能不 在与CMOS接收器100所使用的正好相同的供应电压下操作的总线或装置或以另外方式 与所述总线或装置介接，或者以便以另外方式补偿电总线或接口的效应。实际上， 一些 存储器接口标准清楚地阐述Vref的值的范围。
图2的示范性伪差分接收器200实施例包括用于接受Vref值的装备。图2的示范性 伪差分接收器200实施例可基于图1的示范性实施例中所描述的相同CMOS反相器。 PMOS FET 112堆叠在NMOS FET 114上，且所述两个FET共享共同栅极连接以作为反 相器输入。
Vref CMOS对大致与CMOS反相器并联地定位。所述并联配置是指并联地开始电连 接，以使得用于Vref CMOS对及CMOS反相器的输入电流连接是共同的，其输出电流 连接也是共同的。
Vref值驱动Vref CMOS对的输入。所述Vref值通常是从集成电路的外部接口接收， 但Vref值也可在集成电路内部产生。通常，Vref值代表逻辑阈值、设定点或跳脱点。可 调整所述逻辑阈值的值以适应与可能不在与输入接收器相同的电压供应下操作的各种 装置介接。Vref CMOS对包括堆叠在NMOS Vref FET 214上的PMOS Vref FET 212。 PMOS Vref FET 212及NMOS Vref FET 214具有共同栅极连接，所述栅极连接经配置以 接收参考电压Vref。
PMOS Vref FET 212的源极连接与CMOS反相器的PMOS FET 112的源极是共同的。 共同源极连接耦合到上拉PMOS FET 222的漏极。上拉PMOS FET 222的源极耦合到 Vdd，而栅极耦合到Vref CMOS对的共同漏极连接。
NMOS Vref FET 214的源极连接与CMOS反相器的NMOS FET 114的源极是共同 的。下拉NMOS FET 224具有连接到共同源极连接的漏极且具有连接到Vss或任选地连 接到NMOS启用FET 124的漏极的源极。下拉NMOS FET 224的栅极耦合到Vref CMOS 对的共同漏极连接。
结合上拉PMOS FET 222及下拉NMOS FET 224的Vref CMOS对操作以控制CMOS 反相器的逻辑阈值或跳脱点，且基于输入电压与Vref值的关系而控制通过CMOS反相 器的偏置电流。然而，常规的基于Vref的伪差分接收器200不能总是恰当偏置以满足在宽广范围Vref上的高性能操作，尤其是当Vref接近Vss或Vdd时。
用于解决一系列Vref值的常规方法是并联地产生许多输入接收器且基于Vref操作 值而选择输入接收器。并联地配置多个输入接收器且基于Vref的值而选择所述输入接收 器中的一者是提供对宽广输入频率范围及Vref范围的支持的低效率方式。本文中所揭示 的CMOS输入接收器及方法实施利用单一输入接收器实施方案的较有效解决方案，所述 单一输入接收器实施方案可配置以支持宽广范围的输入频率及宽广范围的Vref值。
图3为Vref可调式自偏置伪差分输入接收器300的简化示意图。自偏置伪差分输入 接收器300包括用于接受到与CMOS接收器300的活动CMOS逻辑对并联的CMOS对 的Vref值的装备。然而，不同于图2的基于Vref的伪差分接收器示范性实施例，自偏 置伪差分接收器300进一步包括替代地配置作为经启用的堆叠PMOS帮助器的帮助器 PMOS FET 310，其上拉活动CMOS对中的PMOS FET 302的源极。帮助器PMOS FET 310 使其源极耦合到Vdd且使其漏极耦合到活动CMOS逻辑对中的PMOS FET 112的源极， PMOS FET 112的源极还与Vref PMOS FET 212的源极是共同的。因此，自偏置伪差分 输入接收器300可大致等同于图2的CMOS接收器示范性实施例而配置，其中添加帮助 器PMOS FET 310，所述帮助器PMOS FET 310在替代方案中可被称为电流帮助器FET 或Ibias帮助器FET。
帮助器PMOS FET 310的源极耦合到Vdd且其漏极耦合到CMOS逻辑对中的PMOS FET112的源极。帮助器PMOS FET 310的栅极接收Vref值。因此，帮助器PMOS FET 310有效地监视Vref线且提供用于CMOS反相器的Ibias电流路径。帮助器PMOS FET 310的添加准许伪差分接收器300在Vref处于或接近零伏时大致如常规CMOS接收器那 样操作。而且，图3的CMOS接收器300示范性实施例展现比图1的常规CMOS接收 器的性能好的性能，因为图3的CMOS接收器300可以非零Vref值来操作。
将PMOS FET 310添加到具备Vref功能的伪差分接收器准许伪差分接收器300在 Vref为近似0.5 Vdd的条件下进行的操作比得上具备Vref功能的伪差分接收器(例如， 图2的接收器示范性实施例)。因此，图3的伪差分接收器300配置可在近似从Vss到 50% Vdd的Vref范围上操作。
图4说明伪差分输入接收器400的另一示范性实施例。图4的输入接收器示范性实 施例以及其它图中所说明的示范性实施例可使用密集装置以及稀疏装置来配置。图4的 伪差分接收器400示范性实施例类似于图3中所说明的伪差分输入接收器示范性实施例 而配置。伪差分输入接收器400包括如图3的示范性实施例中所说明的帮助器PMOS FET 310，且还包括NMOS帮助器配置420。NMOS帮助器配置420准许基于Vref的CMOS接收器400在Vref=(0.5~0.7)Vdd的 范围上以对偏置电流及跳脱点的可编程性进行工作。因此，当NMOS帮助器配置420 与帮助器PMOS FET 310组合使用时，CMOS接收器400可在近似从Vss跨越到70% Vdd 的Vref值范围上操作。
NMOS帮助器配置420包括具有两个NMOS FET 422及424的堆叠配置。帮助器 NMOS FET 422实施于具有启用NMOS FET 424的堆叠配置中。在所述堆叠配置中，帮 助器NMOS FET 422的源极以串联连接方式连接到启用NMOS FET 424的漏极，使得当 启用NMOS FET 424被切断时，禁止通过帮助器NMOS FET 422的电流流动。
启用NMOS FET 424的栅极经配置以接收启用控制信号(例如，接口启用控制信号)。 帮助器NMOS FET 422的栅极经配置以接收Vref值且因此操作以进一步部分地基于Vref 电压的值而调节通过CMOS反相器的电流。
伪差分输入接收器400还可包括活动输入终端430。可基于输出驱动器的阻抗与并 联的裸片上/外终端阻抗的比率来调整CMOS接收器400的性能。虽然将图4的接收器 400示范性实施例的输入说明为在CMOS接收器400的输入处具有活动Vccq终端430， 但并不总是需要此类终端，且在其它配置中可省略所述终端。
图'5a到图5f为比较各种接收器示范性实施例的性能曲线的简化图。图5a说明当 Vref被设定为0 V时针对图1到图4中所说明的接收器示范性实施例的相对于Vin的偏 置电流。因为Vref值被设定为0伏，所以图2的示范性实施例中的偏置电流是大致有限 的。
图5b说明在Vref被设定为0 V的情况下针对所述接收器示范性实施例的Vout相对 于Vin的对应电压传递函数。如从图5b的电压传递函数可见，当Vref值接近零时，图 2的常规具备Vref功能的伪差分接收器200示范性实施例执行不佳。
图5c说明当针对支持Vref值的那些示范性实施例将Vref设定为Vdd值的近似一半 吋针对图1到图4中所说明的接收器示范性实施例的相对于Vin的偏置电流。如可见， 帮助器FET的添加增加了流动通过输入接收器的稳态偏置电流的电流量。
图5d说明在Vref=(0.5)Vdd的情况下针对所述接收器示范性实施例的Vout相对于 Vin的对应电压传递函数。形成图5a到图5f的性能曲线的基础的接收器利用1.2 V的 Vdd。因此，图5b及图5c中的Vref值对应于近似0.6 V。因为此逻辑阈值大致代表标 准配置，所以如我们将设想，所述示范性实施例中的每一者令人满意地执行。
图5e说明当针对支持Vref值的那些示范性实施例将Vref设定为大于Vdd值的一半 时针对图1到图4中所说明的接收器示范性实施例的相对于Vin的偏置电流。图5f说明在Vref=0.7 V (对应于近似0.58 Vdd)的情况下针对所述接收器示范性实 施例的Vout相对于Vin的对应电压传递函数。此Vref电平可大于常规输入接收器(甚 至接受Vref输入的输入接收器)常规上所支持的电平。
如通过图5e及图5f的性能曲线可见，不支持Vref值的图1的CMOS接收器示范性 实施例无法使得能够调整电压传递函数的设定点或逻辑阈值。图2到图4的CMOS输入 示范性接收器实施例紧密追踪Vref值的增加。然而，如在图5f的电压传递函数曲线中 可见，当输出低逻辑状态时，图2及图3的示范性伪差分输入接收器实施例可支持增加 的Vref值，但不下拉到接近接地。当输入为高时，具有帮助器NMOS配置的图4的CMOS 输入接收器使输出电压能够拉到更接近零伏。
Vref改进不限于与伪差分输入接收器一起使用，而是可基于其它配置而应用于其它 输入接收器。图6为Vref可调式NMOS接收器600的示范性实施例的简化示意图。
第一 NMOS FET 614经配置作为逻辑门。第一 NMOS FET 614的栅极经配置以接收 输入电压。第一 NMOS FET 614的源极耦合到启用NMOS FET 624的漏极。启用NMOS FET 624的源极耦合到Vss或接地，且启用NMOS FET 624的栅极经配置以接收活动高 启用信号。
第一 NMOS FET 614的漏极代表来自输入接收器600的逻辑输出。第一 NMOS FET 614的漏极耦合到启用PMOS FET 622的漏极，当输入接收器未被启用时，启用PMOS FET 622操作以上拉输出电压。启用PMOS FET 622的源极耦合到Vdd，而其栅极接收 活动高启用信号。
经实施以支持Vref输入的装置的配置包括经配置作为Vref NMOS FET的第二 NMOS FET 630。第二 NMOS FET 630的栅极接收Vref信号，而第二 NMOS FET 630的 源极与第一 NMOS FET 614的源极是共同的。第二 NMOS FET 630的漏极耦合到两个分 离上拉FET的栅极连接。
第一 PMOS上拉FET 632使其源极耦合到Vdd，栅极耦合到第二 NMOS FET 630 的漏极，且漏极耦合到第一 NMOS FET 614的漏极。第二 PMOS上拉FET 634使其源极 耦合到Vdd，且其栅极及漏极连接两者耦合到第二 NMOS FET 630的漏极。
输入接收器600包括包含两个帮助器FET 642及644的帮助器FET配置。帮助器 FET 642及644准许输入接收器在较宽广范围的Vref值(包括处于或接近0伏的Vref) 上操作。
第一帮助器PMOS FET 642上拉逻辑NMOS FET 614,所述逻辑NMOS FET 614使 其栅极经配置以接收输入信号。第一帮助器PMOS FET 644的栅极连接到Vref。第一帮助器PMOS FET 642的源极耦合到Vdd,而第一帮助器PMOS FET 642的漏极耦合到逻 辑NMOSFET614的漏极。
第二帮助器PMOS FET上拉Vref或第二 NMOS FET 630,所述第二 NMOS FET 630 使其栅极受控于Vref值。第二帮助器PMOS FET 644的栅极也连接到Vref。第二帮助器 PMOS FET 644的源极耦合到Vdd,而第二帮助器PMOS FET 644的漏极耦合到Vref NMOS FET 630的漏极。
所述帮助器FET以与当经配置以支持CMOS逻辑门时非常相同的方式来操作。即 使在Vref值为低或接近O伏的条件下，PMOS帮助器FET配置也操作以向NMOS逻辑 门供应偏置电流。
图7为Vref可调式自偏置CMOS接收器700的示范性实施例的简化示意图。图7 的CMOS接收器700的配置类似于图4的CMOS接收器的配置。然而，图7的伪差分 接收器700包括Vref电平检测器740，而不是如在图4的示范性伪差分接收器实施例中 仅包括帮助器NMOS FET配置。
图7的伪差分输入接收器700是基于图2的CMOS接收器。PMOS FET 112堆叠在 NMOS FET 114上，且所述两个FET共享共同栅极连接作为反相器输入。
Vref CMOS对大致与CMOS反相器并联地定位。Vref CMOS对包括堆叠在NMOS Vref FET 214上的PMOS Vref FET 212。 PMOS Vref FET 212及NMOS Vref FET 214具 有共同栅极连接，所述栅极连接经配置以接收参考电压Vref。
PMOS Vref FET 212的源极连接与CMOS反相器的PMOS FET 112的源极是共同的。 所述共同源极连接耦合到上拉PMOS FET 222的漏极。上拉PMOS FET 222的源极耦合 到Vdd，而栅极耦合到Vref CMOS对的共同漏极连接。
NMOS Vref FET 214的源极连接与CMOS反相器的NMOS FET 114的源极是共同 的。下拉NMOS FET 224具有连接到共同源极连接的漏极且具有连接到Vss或任选地连 接到NMOS启用FET 124的漏极的源极。下拉NMOS FET 224的栅极耦合到Vref CMOS 对的共同漏极连接。
伪差分接收器700包括多个帮助器PMOS FET 712及714。第一帮助器PMOS FET 712使其栅极耦合到Vref，而第二帮助器PMOS FET 714使其栅极耦合到来自Vref电平 检测器740的信号。第一帮助器PMOS FET 712的源极耦合到Vdd,而第一帮助器PMOS FET 712的漏极耦合到CMOS逻辑门及Vref CMOS对的共同源极连接。
第二帮助器PMOS FET 722的源极耦合到Vdd。第二帮助器PMOS FET 722的漏极 耦合到CMOS逻辑门及Vref CMOS对的共同源极连接。Vref电平检测器740包括在具有NMOS启用FET 744的堆叠配置中的NMOS FET 742。 NMOS FET 742的栅极经配置以接收Vref值。NMOS FET 742的源极耦合到NMOS 启用FET 744的漏极。NMOS启用FET 744的栅极经配置以接收启用信号，而NMOS 启用FET 744的源极耦合到Vss。
NMOS FET 742的漏极耦合到PMOS上拉FET 746，所述PMOS上拉FET 746使其 源极耦合到Vdd。PMOS上拉FET 746的栅极耦合到NMOS FET 742的漏极。NMOS FET 742的漏极还耦合到第二帮助器PMOS FET 714的栅极。
图7的示范性伪差分接收器700实施例的Vref电平检测器740使CMOS接收器能 够在宽广范围的Vref值上比图4的伪差分接收器配置更有效地工作。Vref电平检测器 740维持偏置帮助器FET在整个Vref范围上的有效性以使图7的伪差分接收器700能够 在大致从Vss到72% Vdd的Vref范围上操作，对于1.2VVdd值，所述Vref范围对应 于近似0到0.864伏。
图8a到图8f为比较各种示范性接收器实施例的性能曲线的简化图。图8a及图8b 分别说明当Vref被设定为0 V时针对图1、图4、图6及图7的示范性输入接收器实施 例的相对于Vin的偏置电流及Vout相对于Vin的电压传递函数。如从图8a可见，示范 性NMOS接收器实施例在NMOS FET被偏置到接通条件后继续导通。
图8c及图8d分别说明当Vref被设定为Vdd电压的近似一半(对于1.2 V的Vdd， 其为近似0.6V)时针对图1、图4、图6及图7的示范性输入接收器实施例的相对于Vin 的偏置电流及Vout相对于Vin的电压传递函数。图1的示范性CMOS接收器实施例不 接受Vref值，且因此其性能保持与在图8a及图8b中相同。
图8e及图8f分别说明当Vref被设定为大于Vdd电压一半的值时针对图1、图4、 图6及图7的示范性输入接收器实施例的相对于Vin的偏置电流及Vout相对于Vin的电 压传递函数。在图8e及图8f的性能曲线中，Vref的值被设定为近似0.8 V。
如通过图8f的性能曲线可见，仅图7的检测Vref的CMOS接收器能够在维持可接 受电流电平的同时紧密追踪0.8 V的高Vref电平。
图3到图4及图6到图7的示范性输入接收器实施例中的每一者可用作集成电路或 模块的接口的输入接收器。举例来说，到存储器模块或存储器集成电路的每一地址或数 据输入可用如本文中所描述的输入接收器来配置以便使得能够在宽广范围的Vref及频 率值上操作。
图9为配置自偏置CMOS接收器的方法900的示范性实施例的简化流程图。方法 900可(例如)在制造或设计具有本文中所描述的输入接收器的集成电路时或在配置具有本文中所描述的输入接收器的模块时执行。
所述方法开始于框910处，在框910中，设计者配置逻辑装置。最常见地，设计者 将配置CMOS逻辑反相器，所述CMOS逻辑反相器为许多逻辑装置的基线。然而，所 述方法及输入接收器示范性实施例不限于CMOS配置，且设计者可配置(例如)NMOS 反相器。
设计者前进到框920且配置Vref逻辑装置以便准许支持变化的Vref电平。如上所 述，所述Vref电平可在集成电路外部设定。
所述Vref逻辑装置包括大致与逻辑装置并联地定位的Vref装置。在示范性实施例 中，VrefCMOS对大致与CMOS反相器并联地定位，所述CMOS反相器为CMOS逻辑 门。
所述Vref逻辑装置还包括上拉FET (例如上拉PMOS FET)，所述FET使其栅极受 控于Vref CMOS对的共同漏极连接。所述Vref逻辑装置还包括下拉NMOS FET，所述 下拉NMOS FET使其栅极受控于Vref CMOS对的共同漏极连接。所述上拉及下拉FET 控制流动通过CMOS逻辑门的电流量。
设计者前进到框924且任选地配置一个或一个以上启用装置。所述启用装置准许将 输入接收器置于非活动高阻抗或端接状态。所述启用装置还可经配置以在其输出处供应 恒定逻辑状态，以便在未被启用时提供稳定逻辑输出且不浮动到中间值。虽然本文中所 说明的示范性实施例实施活动高启用信号，但所述启用装置可经实施以使用活动高或活 动低启用信号来操作。
在配置所述启用装置之后(如果有的话)，设计者前进到框930且配置一个或一个 以上帮助器装置。如图3到图4及图6到图7的示范性实施例中所示，所述帮助器装置 可包括一个或一个以上PMOS帮助器以及一个或一个以上NMOS帮助器。
每一 PMOS帮助器可大致与上拉PMOS FET并联地定位，且可使栅极受控于Vref 值，并且可操作以上拉逻辑输出。每一 NMOS帮助器可大致与NMOS下拉FET并联地 定位且可使栅极耦合到Vref值。
设计者前进到框940且任选地配置还可作为偏置电流放大器操作的Vref检测器。如 图7的示范性实施例中所说明，所述Vref检测器可包括由Vref值驱动的NMOS门。NMOS 门的漏极耦合到PMOS上拉FET。 NMOS门的漏极还耦合到帮助器PMOS FET的栅极， 所述帮助器PMOS FET不同于可由Vref值驱动的其它帮助器PMOS FET。
帮助器FET的使用使输入接收器能够在较宽广范围的Vref值上操作。当Vref值为 低时(例如，当其接近或处于0伏时)，上拉帮助器PMOS FET准许电流在逻辑装置中流动。当Vref值比常规上所使用的值高时，下拉帮助器FET帮助下拉低输出逻辑电平。 本文中描述用于实施能够在大范围的Vref值上且在宽广范围的频率上操作的输入 接收器的设备及方法。与具有输入接收器的若干并联配置(每一者针对特定范围的Vref 及操作频率进行优化)的常规教示相反，具备宽广范围Vref功能的输入接收器准许使用 单一输入接收器。
所属领域的技术人员将了解，信息及信号可使用多种不同技艺及技术中的任一者来 表示。举例来说，以上整个描述中可能提及的数据、指令、命令、信息、信号、位、符 号及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任何组合来表 示。
技术人员将进一步了解，结合本文中所揭示的实施例描述的各种说明性逻辑块、模 块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬 件与软件的此互换性，已在上文中大体上就各种说明性组件、块、模块、电路及步骤的 功能性对其加以描述。此功能性是实施为硬件还是软件取决于特定应用及强加于整个系 统的设计限制。熟练的技术人员可针对每一特定应用以变化的方式实施所描述的功能 性，但此类实施方案决策不应被解释为导致脱离本发明的示范性实施例的范围。
结合本文中所揭示的实施例描述的各种说明性逻辑块、模块及电路可用下列各者实 施或执行经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、 专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或 晶体管逻辑、离散硬件组件或其任何组合。通用处理器可为微处理器，但在替代方案中， 处理器可为任何常规的处理器、控制器、微控制器或状态机。处理器还可实施为计算装 置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个 以上微处理器或任何其它此类配置。
结合本文中所揭示的实施例描述的方法或算法的步骤可直接在硬件中、在由处理器 执行的软件模块中或在所述两者的组合中体现。软件模块可驻留于随机存取存储器 (RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM (EPROM)、电可擦除可编 程ROM (EEPROM)、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中己知的任何其 它形式的存储媒体中。示范性存储媒体耦合到处理器，使得所述处理器可从所述存储媒 体读取信息及将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体。 处理器及存储媒体可驻留于ASIC中。ASIC可驻留于用户终端中。在替代方案中，处理 器及存储媒体可作为离散组件驻留于用户终端中。
在一个或一个以上示范性实施例中，所描述的功能可以硬件、软件、固件或其任何组合来实施。如果以软件来实施，则所述功能可作为一个或一个以上指令或代码而存储 于计算机可读媒体上或经由计算机可读媒体传输。计算机可读媒体包括计算机存储媒体 及通信媒体(包括促进将计算机程序从一个位置传送到另一位置的任何媒体)两者。存 储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制，此类计算机可读媒体 可包含RAM、 ROM、 EEPROM、 CD-ROM或其它光盘存储装置、磁盘存储装置或其它 磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码且可由计算 机存取的任何其它媒体。而且，可恰当地将任何连接称为计算机可读媒体。举例来说， 如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及 微波等无线技术从网站、服务器或其它远程源传输软件，则同轴电缆、光纤电缆、双绞 线、DSL或例如红外线、无线电及微波等无线技术包括于媒体的定义中。如本文中所使 用，磁盘及光盘包括紧凑光盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软盘 及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘使用激光来以光学方式再现数 据。上述各者的组合也应包括于计算机可读媒体的范围内。
提供所揭示的示范性实施例的先前描述以使所属领域的技术人员能够制作或使用 本发明。所属领域的技术人员将易于明白对这些示范性实施例的各种修改，且在不脱离 本发明的精神或范围的情况下，本文中所定义的一般原理可应用于其它实施例。因此， 本发明不希望限于本文中所展示的实施例，而是应符合与本文中所揭示的原理及新颖特 征一致的最宽广范围。
权利要求
1.一种具备可变范围逻辑阈值功能的输入接收器设备，所述设备包含逻辑门；逻辑阈值配置，其与所述逻辑门并联地耦合，且经配置以接收可变逻辑阈值并针对所述逻辑阈值而配置逻辑装置；以及帮助器装置，其经配置以接收所述可变逻辑阈值且经配置以向所述逻辑门提供偏置电流路径，所述偏置电流路径不同于由所述逻辑阈值配置提供给所述逻辑门的偏置电流路径。
2. 根据权利要求1所述的设备，其进一步包含逻辑阈值检测器，所述逻辑阈值检测器经配置以接收所述逻辑阈值且基于所述可变逻辑阈值而向所述逻辑门提供额外偏置电流路径。
3. 根据权利要求2所述的设备，其中所述逻辑阚值检测器包含-NMOS FET，其具有经配置以接收所述逻辑阈值的栅极；POMS上拉FET，其具有与漏极共同的栅极及耦合到电压供应源的源极，且其中所述漏极耦合到所述NMOS FET的漏极。
4. 根据权利要求1所述的设备，其进一步包含启用装置，所述启用装置经配置以接收启用控制信号且经配置以基于所述启用控制信号的状态而选择性地禁止偏置电流流动通过所述逻辑装置。
5. 根据权利要求1所述的设备，其中所述逻辑装置包含CMOS反相器。
6. 根据权利要求5所述的设备，其中所述逻辑阈值配置包含-Vref CMOS对，其具有与所述CMOS反相器的PMOS源极共同的Vref PMOS源极；Vref NMOS源极，其与所述CMOS反相器的NMOS源极为共同的；PMOS上拉FET,其具有耦合到所述Vref CMOS对的共同漏极的栅极且经耦合以上拉共同PMOS源极连接；以及CMOS下拉FET，其具有耦合到所述Vref CMOS对的所述共同漏极的栅极且经耦合以下拉共同NMOS源极连接。
7. 根据权利要求5所述的设备，其中所述帮助器装置包含帮助器PMOS FET，所述帮助器PMOS FET具有耦合到所述逻辑阈值的栅极且经配置以上拉所述CMOS对的PMOSFET的源极连接。
8. 根据权利要求5所述的设备，其中所述帮助器装置包含帮助器NMOS FET，所述帮助器NMOS FET具有耦合到所述逻辑阈值的栅极且经配置以下拉所述CMOS对的NMOS FET的源极连接。
9. 根据权利要求5所述的设备，其进一步包含逻辑阈值检测器，所述逻辑阈值检测器经配置以接收所述逻辑阈值且基于所述逻辑阈值的值而向所述逻辑装置提供额外偏置电流路径。
10. 根据权利要求l所述的设备，其中所述逻辑装置包含NMOS反相器。
11. 根据权利要求IO所述的设备，其中所述逻辑阈值配置包含-Vref NMOS FET，其具有经配置以接收所述逻辑阈值的栅极且具有与所述NMOS反相器的源极共同的源极；第一 PMOS上拉FET，其具有耦合到Vdd的源极及耦合到所述NMOS反相器的漏极的漏极；第二PMOS上拉FET，其具有耦合到Vdd的源极，具有耦合到所述Vref NMOSFET的漏极的漏极连接。
12. 根据权利要求11所述的设备，其中所述第一 PMOS上拉FET具有耦合到所述VrefNMOS FET的漏极的栅极。
13. 根据权利要求11所述的设备，其中所述第一 PMOS上拉FET具有耦合到所述NMOS反相器的漏极的栅极。
14. 根据权利要求11所述的设备，其中所述第二 PMOS上拉FET具有耦合到所述VrefNMOS FET的所述漏极的栅极。
15. 根据权利要求11所述的设备，其中所述第二 PMOS上拉FET具有耦合到所述NMOS反相器的漏极的栅极。
16. —种集成电路，其具有根据权利要求1所述的具备可变范围逻辑阈值功能的输入接收器设备。
17. —种具备可变范围逻辑阈值功能的输入接收器设备，所述设备包含CMOS反相器；Vref PMOS FET，其具有与所述CMOS反相器的PMOS源极共同的源极；Vref NMOS FET，其具有与所述Vref PMOS FET的漏极共同的漏极、与所述VrefPMOS FET的源极共同且经配置以接收逻辑阈值的源极以及与所述CMOS反相器的NMOS源极共同的源极；PMOS上拉FET，其具有耦合到Vref CMOS对的共同源极以形成共同源极连接的栅极且经耦合以上拉所述共同源极连接；CMOS下拉FET，其具有耦合到所述Vref CMOS对的共同漏极的栅极且经耦合以下拉共同NMOS源极连接；以及帮助器PMOS FET，其具有经配置以接收所述逻辑阈值的栅极且经配置以上拉所述共同源极连接。
18. 根据权利要求17所述的设备，其进一步包含启用装置，所述启用装置经配置以接收启用控制信号且经配置以基于所述启用控制信号的状态而选择性地禁止偏置电流流动通过所述CMOS反相器。
19. 根据权利要求17所述的设备，其进一步包含逻辑阈值检测器，所述逻辑阈值检测器经配置以接收所述逻辑阈值且基于所述逻辑阈值而向所述CMOS反相器提供额外偏置电流路径。
20. 根据权利要求19所述的设备，其中所述逻辑阈值检测器包含NMOS FET，其具有经配置以接收所述逻辑阈值的栅极及耦合到接地的源极；PMOS上拉FET，其具有与漏极共同的栅极及耦合到电压供应源的源极，且其中所述漏极耦合到所述NMOS FET的漏极；帮助器PMOS FET，其具有耦合到所述电压供应源的源极、耦合到所述CMOS反相器的输出的漏极及耦合到所述NMOS FET的所述漏极的栅极。
21. —种集成电路，其具有根据权利要求20所述的具备可变范围逻辑阈值功能的输入接收器设备。
22. —种配置自偏置逻辑输入接收器的方法，所述方法包含-配置逻辑装置；配置逻辑阈值装置以接收可变逻辑阈值且针对所述逻辑阈值而配置所述逻辑装置；以及配置帮助器装置以接收所述可变逻辑阈值，且所述帮助器装置经配置以向所述逻辑装置提供偏置电流路径，所述偏置电流路径不同于由所述逻辑阈值装置提供给所述逻辑装置的偏置电流路径。
23. 根据权利要求22所述的方法，其进一步包含配置逻辑阈值检测器以接收所述逻辑阈值且基于所述逻辑阈值的值而向所述逻辑装置提供额外偏置电流路径。
24. 根据权利要求22所述的方法，其中配置所述逻辑装置包含配置CMOS反相器。
25. 根据权利要求24所述的方法，其中配置逻辑阈值装置包含配置大致与所述CMOS反相器并联的Vref CMOS对。
26. 根据权利要求24所述的方法，其中配置所述帮助器装置包含配置帮助器PMOSFET,所述帮助器PMOS FET具有耦合到所述逻辑阈值的栅极且经配置以上拉所述CMOS反相器的PMOS FET的源极连接。
27. —种具备可变范围逻辑阈值功能的输入接收器设备，所述设备包含-CMOS反相器；用于接收可变逻辑阈值且针对所述逻辑阈值而配置所述CMOS反相器的装置；以及用于接收所述可变逻辑阈值且向所述CMOS反相器提供偏置电流路径的装置，所述偏置电流路径不同于由所述用于接收可变逻辑阈值的装置提供给逻辑门的偏 置电流路径。
28.根据权利要求27所述的设备，其进一步包含用于接收所述逻辑阈值且基于所述可 变逻辑阈值而向所述CMOS反相器提供额外偏置电流路径的装置。
全文摘要
本发明揭示一种伪差分输入接收器，其经配置以在没有并联终端的情况下支持宽广范围的参考电压Vref及宽广范围频率接口。本文中所描述的所述伪差分接收器实施方案在面积、功率及性能方面非常有效。本文中描述一种宽广频率范围Vref可调式输入接收器。所述接收器可用监视Vref的PMOS帮助器FET或经启用的堆叠PMOS帮助器FET配置以使所述接收器能够在Vref＝0V下如同常规CMOS接收器那样工作。所述接收器还可用监视Vref的NMOS帮助器FET配置以使基于Vref的输入接收器能够在Vref＝(0.5～0.7)Vdd下依据输出驱动器的阻抗与并联的裸片上/外终端阻抗的比率而以对偏置电流及跳脱点的可编程性进行工作。
文档编号H03K19/003GK101682327SQ200880017839
公开日2010年3月24日 申请日期2008年5月28日 优先权日2007年5月31日
发明者权昌基 申请人:高通股份有限公司