专利名称：一种低功耗的ldpc译码器的制作方法
技术领域：
本发明涉及高速无线数字通信、光纤通信技术领域，具体涉及一种低功耗的低密 度奇偶校验码(LDPC)译码器。
背景技术：
数据在传输及存储的过程中，总是会引入各种各样的噪声，例如随机噪声、解调过 程中的同步丢失，以及无线传输中的多径效应等。由于这些噪声的存在，大大限制了一定带 宽下的数据传输速率和传输质量。随着现代通信技术的不断进步，通信系统逐渐向吞吐率更高、容量更大及可靠性 更高的方向发展，差错控制编码也因而得到了广泛的应用。低密度奇偶校验码(LDPC)是 差错控制码中非常重要的一类码，于1963年由罗伯特 加拉格(Robert Gal lager)在R. G. Gallager, Low-Density Parity-Check Codes. Cambridge, MA :MIT Press, 1963.提 出。经验证，LDPC码可以达到距离香农限0. 0045dB的误码性能，同时LDPC译码器由于校 验矩阵的结构性，而具有固有的译码并行性，可以满足高速高吞吐率的要求。因而在扩展新 一代无线通信系统服务范围、提高视频广播系统吞吐率等方面，LDPC码表现出了优异的性 能和应用前景。然而随着移动终端设备(如笔记本电脑和手机等)在无线通信系统中发挥越来越 重要的作用，人们对其中的芯片电路的功耗也提出了越来越高的要求。LDPC译码器是根据 校验矩阵H的结构，通过迭代译码算法完成译码的。由于H矩阵通常巨大而稀疏，因而LDPC 译码的结构通常较复杂，硬件消耗较大。因其译码的功耗也很大，这对于很多无线移动终端 设备而言是致命的弱点。所以降低LDPC译码的功耗一直都是学术界和工业界研究的重点。
发明内容
(一)要解决的技术问题本发明的主要目的在于提供一种低功耗的LDPC译码器，根据校验矩阵的特性对 译码过程中的存储器读写进行优化，以实现在几乎不增加任何硬件开销的基础上，降低译 码器的功耗。( 二 )技术方案为达到上述目的，本发明提供了一种低密度奇偶校验码译码器，该译码器由输入 缓存、校验节点运算单元、变量节点运算单元、存储单元、输出缓存、控制逻辑单元和互联网 络构成；其中，该译码器采用部分并行译码结构，共使用x个变量节点运算单元、y个校验节 点运算单元、1个输出缓存和1个输出缓存，x和y分别为H的基础矩阵的列数和行数。上述方案中，所述校验节点运算单元由1个计算输入最小值和输入次小值的运算 单元构成，采用最小和算法，每次运算有与行重值相等个数的输入并行输入；该校验节点运 算单元计算每个输入在不包括本身的情况下最小的输入，并通过互联网络将校验信息写入 所述存储单元。
上述方案中，所述变量节点运算单元用于进行简单的加法运算，其它操作都由所 述存储单元完成，在每次迭代中计算变量节点的更新值，以及用于下一次迭代的外信息初 始值，其中只包含加法运算单元，在运算结束后将信息按原地址写入存储单元。上述方案中，所述存储单元包含x个存储子单元，每个存储子单元由1个信道信息 存取器和c个外信息存储器构成，其中c为H矩阵的列重。上述方案中，所述输入缓存和所述输出缓存将完成串行和并行的互相转换，分别 由若干个寄存器构成。上述方案中，该译码器对应的校验矩阵是准循环矩阵，其基础矩阵存在一定数量 的列，且该列满足如下特征该列中所有循环位移小矩阵对应的循环位移因子完全相同； 满足该性质的列的数量越大，则在该译码器的译码过程中降低的功耗就越多，二者成正比 关系。上述方案中，该译码器在迭代运算过程中，外信息存储器利用校验矩阵对应的基 础矩阵的循环位移因子对自身的起始地址进行初始化，根据循环位移因子具有所述的特 征，使具有该性质的外信息存储器在译码过程中的读写操作缩减为原来的一半。上述方案中，该译码器在每次迭代的译码过程如下步骤1:初始化；译码开始时，存储单元中的信道信息存取器和外信息存储器分别存储信道信息和 外信息，首先每个存储子单元中的外信息存储器利用所对应变量在基础矩阵中的小矩阵的 循环位移因子来初始化自身的起始地址；步骤2:校验节点运算；外信息从该地址中读出，通过互联网络输入到校验节点运算单元中进行计算，之 后再由校验节点运算单元通过互联网络写入原地址；此时在同一个存储子单元中的外信息 存储器可能由于初始地址不同，而使整个读写过程中的地址都不相同；步骤3 变量节点运算；当写操作完成后，同一个存储子单元中的外信息存储器将以完全相同的地址读出 数据输入到变量节点运算单元中，进行变量节点运算，经运算后再按原地址写回至外信息 存储器中，同时更新信道信息存取器。上述方案中，如果同一个存储子单元中的外信息存储器满足“该列中所有循环位 移小矩阵对应的循环位移因子完全相同”这一性质，则可使整个译码算法得到简化，在简化 后的过程中，在步骤2中由校验节点运算单元运算之后的数据信息不必写入外信息存储器 而后读出，步骤3可直接输入变量节点运算单元中进行变量节点运算，之后再写入外信息 存储器中，从而使外信息存储器在整个解码过程中的读写操作减少为原来的一半。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果1、本发明是利用校验矩阵所对应的基础矩阵的循环位移因子所具有位于同一列 的循环因子完全相同的特性，外信息存储器(exjiiem)读写操作进行优化，使得具有该特性 的ex_mem在每一次迭代中都可以减少一半的读写操作，从而使得整体LDPC译码器的功耗 有所降低，而功耗降低的百分比则正比与具有该特性的exjiiem在所有exjiiem中所占的百 分比。
2、本发明相对于传统的LDPC译码器的优点在于在降低迭代译码的功耗的同时， 不引入任何硬件消耗，并且对译码器的输出误码性能没有任何影响。3、本发明提出这种低功耗LDPC译码器，是利用校验矩阵所对应的基础矩阵的循 环位移因子所具有位于同一列的循环因子完全相同的特性，外信息存储器(exjiiem)读写 操作进行优化，使得具有该特性的exjiiem在每一次迭代中都可以减少一半的读写操作，从 而使得整体LDPC译码器的功耗有所降低，而功耗降低的百分比则正比与具有该特性的ex_ mem在所有ex_mem中所占的百分比。4、本发明提出的这种LDPC译码器结构，由于没有对算法进行任何形式的近似删 减，因而完全不影响算法输出的误码性能，维持系统的高性能要求。
下面结合附图和实施例对本发明进一步说明图1是本发明提供的低功耗LDPC译码器的结构示意图；图2是依照本发明实施例的低功耗LDPC译码器的结构示意图；图3是依照本发明实施例的存储子单元mem9的结构示意图；图4是依照本发明实施例的存储子单元meml的结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。图1是本发明提供的低功耗LDPC译码器的结构示意图，该译码器由输入缓存、校 验节点运算单元、变量节点运算单元、存储单元、输出缓存、控制逻辑单元和互联网络构成。 其中，该译码器采用部分并行译码结构，共使用x个变量节点运算单元、y个校验节点运算 单元、1个输出缓存和1个输出缓存，x和y分别为H的基础矩阵的列数和行数。校验节点运算单元由1个计算输入最小值和输入次小值的运算单元构成，采用最 小和算法，每次运算有与行重值相等个数的输入并行输入。该校验节点运算单元计算每个 输入在不包括本身的情况下最小的输入，并通过互联网络将校验信息写入所述存储单元。变量节点运算单元用于进行简单的加法运算，其它操作都由所述存储单元完成， 在每次迭代中计算变量节点的更新值，以及用于下一次迭代所需的外信息初始值，其中只 包含加法运算单元，在运算结束后将信息按原地址写入存储单元。存储单元包含x个存储子单元，每个存储子单元由1个信道信息存取器和c个外 信息存储器构成，其中c为H矩阵的列重。输入缓存和输出缓存将完成串行和并行的互相转换，分别由若干个寄存器构成。本发明提供的译码器对应的校验矩阵是准循环矩阵，其基础矩阵存在一定数量的 列，且该列满足如下特征该列中所有循环位移小矩阵对应的循环位移因子完全相同；满 足该性质的列的数量越大，则在该译码器的译码过程中降低的功耗就越多，二者成正比关 系。该译码器在迭代运算过程中，外信息存储器利用校验矩阵对应的基础矩阵的循环位移 因子对自身的起始地址进行初始化，根据循环位移因子具有所述的特征，使具有该性质的 外信息存储器在译码过程中的读写操作缩减为原来的一半。
图2是依照本发明实施例的低功耗LDPC译码器的结构示意图，基于中国广电总局 提出的CMMB协议1/2码率的LDPC译码器，其中校验矩阵的行重为6，列重为3，由输入缓 存、校验节点运算单元(CNU)、变量节点运算单元(VNU)、输出缓存、控制逻辑单元和互联网 络构成。本实施例采用部分并行译码结构，共使用36个VNU、18个CNU，一个存储单元、1个 输出缓存、1个输出缓存。每个存储单元由1个信道信息存取器in_mem和3个外信息存储 器ex_mem构成；每个CNU由1个计算输入最小值和输入次小值的运算单元构成。从图2中可以看出在存储器单元中，根据CMMB协议中1/2码率的校验矩阵，本实 施例中共有8个存储子单元meml mem8满足3个外信息存储器的初始地址完全相同，而 存储子单元mem9 mem36的外信息存储器的初始地址则或有不同。图3所示是本实施例的存储子单元mem9的基本结构，其由1个信道信息存储器 in_mem和3个外信息存储器构成。in_mem、ex_memU ex_mem2和ex_mem3的初始地址不完 全相同。迭代译码过程如下步骤1 初始化；译码开始时，存储单元中的in_mem和exjiiem分别存储信道信息和外信息，首先每 个存储子单元中的exjiiem利用所对应变量在基础矩阵中的小矩阵的循环位移因子来初始 化自身的起始地址。步骤2 校验节点运算；外信息从该地址中读出，通过互联网络输入到CNU中进行计算，之后再由CNU通过 互联网络写入原地址；此时在同一个存储子单元中的exjiiem可能由于初始地址不同，而使 整个读写过程中的地址都不相同。步骤3 变量节点运算；当写操作完成后，同一个存储子单元中的exjiiem将以完全相同的地址读出数据 输入道VNU中，进行变量节点运算；经运算后再按原地址写回至exjiiem中，同时更新in_ mem0图4所示是本实施例的存储子单元meml的基本结构，其由1个信道信息存储器 in_mem和3个外信息存储器构成。in_mem、ex_memU ex_mem2和ex_mem3的初始地址完全 相同，迭代译码过程如下步骤1:初始化；译码开始时，存储单元中的in_mem和exjiiem分别存储信道信息和外信息，首先每 个存储子单元中的exjiiem利用所对应变量在基础矩阵中的小矩阵的循环位移因子来初始 化自身的起始地址。步骤2 校验节点运算；外信息从该地址中读出，通过互联网络输入到CNU中进行计算，由于其对应地址 完全相同，因而对于由CNU输出的3个校验值，这是将要输入VNU中进行变量节点的数据， 所以CNU运算之后的数据信息不必写入exjiiem而后读出输出至VNU。步骤3:变量节点运算。CNU输出的数据经互联网络可以直接输入VNU中进行变量节点运算，经运算后再 按原地址写回至exjiiem中，同时更新in_mem。从而使exjiiem在整个解码过程中的读写操 作减少为原来的一半。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
权利要求
一种低密度奇偶校验码译码器，其特征在于，该译码器由输入缓存、校验节点运算单元、变量节点运算单元、存储单元、输出缓存、控制逻辑单元和互联网络构成；其中，该译码器采用部分并行译码结构，共使用x个变量节点运算单元、y个校验节点运算单元、1个输出缓存和1个输出缓存，x和y分别为H的基础矩阵的列数和行数。
2.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，所述校验节点运算 单元由1个计算输入最小值和输入次小值的运算单元构成，采用最小和算法，每次运算有 与行重值相等个数的输入并行输入；该校验节点运算单元计算每个输入在不包括本身的情 况下最小的输入，并通过互联网络将校验信息写入所述存储单元。
3.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，所述变量节点运算 单元用于进行简单的加法运算，其它操作都由所述存储单元完成，在每次迭代中计算变量 节点的更新值，以及用于下一次迭代所需的外信息初始值，其中只包含加法运算单元，在运 算结束后将信息按原地址写入存储单元。
4.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，所述存储单元包含χ 个存储子单元，每个存储子单元由1个信道信息存取器和c个外信息存储器构成，其中c为 H矩阵的列重。
5.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，所述输入缓存和所 述输出缓存将完成串行和并行的互相转换，分别由若干个寄存器构成。
6.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，该译码器对应的校 验矩阵是准循环矩阵，其基础矩阵存在一定数量的列，且该列满足如下特征该列中所有循 环位移小矩阵对应的循环位移因子完全相同；满足该性质的列的数量越大，则在该译码器 的译码过程中降低的功耗就越多，二者成正比关系。
7.根据权利要求6所述的低密度奇偶校验码译码器，其特征在于，该译码器在迭代运 算过程中，外信息存储器利用校验矩阵对应的基础矩阵的循环位移因子对自身的起始地址 进行初始化，根据循环位移因子具有所述的特征，使具有该性质的外信息存储器在译码过 程中的读写操作缩减为原来的一半。
8.根据权利要求1所述的低密度奇偶校验码译码器，其特征在于，该译码器每次迭代 的译码过程如下步骤1 初始化；译码开始时，存储单元中的信道信息存取器和外信息存储器分别存储信道信息和外信 息，首先每个存储子单元中的外信息存储器利用所对应变量在基础矩阵中的小矩阵的循环 位移因子来初始化自身的起始地址；步骤2 校验节点运算；外信息从该地址中读出，通过互联网络输入到校验节点运算单元中进行计算，之后再 由校验节点运算单元通过互联网络写入原地址；此时在同一个存储子单元中的外信息存储 器可能由于初始地址不同，而使整个读写过程中的地址都不相同；步骤3 变量节点运算；当写操作完成后，同一个存储子单元中的外信息存储器将以完全相同的地址读出数据 输入到变量节点运算单元中，进行变量节点运算，经运算后再按原地址写回至外信息存储 器中，同时更新信道信息存取器。
9.根据权利要求6和8所述的低密度奇偶校验码译码器，其特征在于，如果同一个存 储子单元中的外信息存储器满足“该列中所有循环位移小矩阵对应的循环位移因子完全相 同”这一性质，则可使整个译码算法得到简化，在简化后的过程中，在步骤2中由校验节点运 算单元运算之后的数据信息不必写入外信息存储器而后读出，步骤3可直接输入变量节点 运算单元中进行变量节点运算，之后再写入外信息存储器中，从而使外信息存储器在整个 解码过程中的读写操作减少为原来的一半。
全文摘要
本发明公开了一种低功耗低密度奇偶校验码译码器，该译码器由输入缓存、校验节点运算单元、变量节点运算单元、存储单元、输出缓存、控制逻辑单元和互联网络构成；其中，该译码器采用部分并行译码结构，共使用x个变量节点运算单元、y个校验节点运算单元、1个输出缓存和1个输出缓存，其中x和y分别为H的基础矩阵的列数和行数。本发明相对于传统的LDPC译码器，在降低迭代译码的功耗的同时，不引入任何硬件消耗，并且对译码器的输出误码性能没有任何影响。
文档编号H03M13/11GK101854178SQ20091008109
公开日2010年10月6日 申请日期2009年4月1日 优先权日2009年4月1日
发明者周玉梅, 郭琨, 黑勇 申请人:中国科学院微电子研究所