专利名称：并行多码率卷积码译码方法及其实现装置的制作方法
技术领域：
本发明涉及数字信息传输技术领域，具体为一种并行多码率卷积码译码方法及其实现装置。
背景技术：
卷积码是在数字电视、卫星通信、移动通信等各种通信体制中经常采用的信道编码方法。自提出至今，在理论、性能和硬件实现等方面的研究都已经相当成熟，并因其较好的性能和较低的实现复杂度在各种通信场合中得到了广泛的应用。但是随着科学技术的发展，各种通信系统所要求的传输速率越来越高，如卫星通信的传输速率将达到1G比特/秒以上，这对卷积码译码器的性能也提出了更高的要求。以当前Altera公司生产Stratix II系列FPGA芯片为例，采用该公司Viterbi IP core，(2，1，7)卷积码Viterbi译码器可以达到220Mbps的吞吐率，但无法满足当今高速率的传输要求。
传统删余卷积码译码器的实现原理框图如图1所示，其译码步骤如下 步骤1在控制信号控制下，对输入I、Q两路信号进行移位及旋转。
步骤2根据删余模式，解删余。
步骤3卷积译码。
步骤4数据存储，存储解删余后的待译码数据。
步骤5卷积编码，对译码后数据重新进行卷积编码。
步骤6将步骤4数据存储数据与步骤5卷积编码后数据进行比较分析，判断解删余及旋转状态是否正确，输出移位旋转控制信号。
步骤7差分译码，输出最终数据。
传统卷积码译码器是针对单路串行数据提出的，由于受到器件及成本等因素的限制，很难满足高速大数据量的处理要求。
发明内容
(一)要解决的技术问题 本发明的目的是针对现有技术的不足，提出了一种能够提高译码吞吐率、有效净荷速率，因此能够满足卫星通信等高速率信息传输通信系统的要求的卷积码译码方案。
(二)技术方案 为达到上述目的，本发明提供了一种并行多码率卷积码译码方法，包括以下步骤 S1，接收Nin路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出信号也为Nin路并行信号，Nin为正整数； S2，通过相位旋转的方式部分消除所述输出信号的相位模糊度； S3，将步骤S2处理之后的信号作为有效数据，将该有效数据加上保护间隔，组装成数据帧，作为并行卷积译码的输入； S4，将步骤S3处理之后组装成的数据帧进行并行卷积译码； S5，将并行卷积译码的多路输出合并成一路，并行输出。
其中，所述方法使用了三个工作时钟，所述步骤S1、S2和S3使用同一时钟f1；所述步骤S4使用时钟f2；所述步骤S5使用时钟f3。
其中，所述保护间隔包括前保护间隔和后保护间隔。
其中，对于第m数据帧，其前保护间隔为第m-1数据帧有效数据的结尾部分，其后保护间隔为第m+1数据帧有效数据的起始部分，前保护间隔及后保护间隔的长度均大于步骤S4中进行译码时的译码约束长度。
其中，通过锁相环产生所述时钟。
其中，在进行并行卷积译码的步骤中包括以差分译码的方式消除所述数据帧中剩余的相位模糊度的步骤。
其中，对于每一数据帧，前保护间隔、有效数据及后保护间隔的第一个符号均对应各自相应工作码率的删余矩阵的第一列。
本发明提供了一种并行多码率卷积码译码实现装置，包括 并行移位控制单元，用于接收Nin路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出的信号也为Nin路并行信号，Nin为正整数； 并行相位旋转单元，用于通过相位旋转的方式部分消除所述输出信号的相位模糊度； 分块成数据帧单元，用于将所述并行相位旋转单元处理后的信号作为有效数据，将该有效数据加上保护间隔，组装成数据帧； 并行卷积译码单元，用于将所述分块成数据帧单元处理后组装成的数据帧进行并行卷积译码； 输出控制单元，用于将所述并行卷积译码单元的多路输出合并成一路，并行输出。
还包括时钟管理单元，用于为所述装置的各单元提供工作时钟，具体为用于为所述并行移位控制单元、并行相位旋转单元和分块成数据帧单元提供同一时钟f1，为所述并行卷积译码单元提供时钟f2，且为所述输出控制单元提供时钟f3。
其中，所述并行卷积译码单元包括Np个卷积译码子单元，所述卷积译码子单元包括Npe个误码分析子单元和Npu个普通译码子单元，且满足Np＝Npe+Npu； 所述普通译码子单元包括输入缓存单元，用于将所述分块成数据帧单元处理后组装成的数据帧输入缓冲器后输出，以使得所述并行卷积译码单元可以在时钟f2下运行；解删余单元，用于依据删余模式在所述输入缓存单元输出的数据帧中被删除的码字位置添加0码字，并在该被删除的码字位置置删余标志位；卷积译码单元，用于对所述解删余单元输出的信号进行卷积译码；差分译码单元，用于将卷积译码单元输出的信号进行差分译码，以消除180度相位模糊；输出缓存单元，用于将差分译码后的数据存储到缓存器中，存储时去掉前、后保护间隔； 所述误码分析子单元包括所述普通译码子单元的各组成单元，还包括数据存储单元，用于存储所述输出缓存单元解删余后的数据及删余标志位；卷积编码单元，用于将卷积译码后的数据重新编码；误码分析单元，用于统计当前工作状态的误码性能，判断解删余码字是否添加到正确位置，输出移位及相位旋转控制信号，以保证当前工作在正确状态，此时误码率最低。
其中，所述并行移位控制单元由一组移位寄存器组成，移位寄存器组长度为Nreg，为Nin的整数倍，且Nreg≥Nst+Nin-1，移位控制信号的位宽大于等于log2Nst，在所述删余模式中所使用的各种删余码中，解删余最大操作周期为Nst。
(三)有益效果 上述技术方案针对传统卷积译码吞吐率无法满足高速通信的缺点提出了并行多码率分块卷积译码方法，通过采用并行分块处理技术，提高了译码吞吐率、有效净荷速率，可满足卫星通信等高速率信息传输通信系统的要求。
图1是现有技术中删余卷积码译码器的实现原理框图； 图2为本发明实施例的1/2卷积码编码器原理框图； 图3为本发明实施例的各种删余卷积码编码器原理框图； 图4为本发明实施例的方法的实施原理框图； 图5为本发明实施例的各并行卷积译码支路信号数据帧结构示意图； 图6为本发明实施例的并行卷积译码普通译码支路原理框图； 图7为本发明实施例的并行卷积译码误码分析支路原理框图。
具体实施例方式 下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明实施例的方法采用CCSDS(Consultative Committee forSpace Data Systems，空间数据系统咨询委员会)《Recommendation forSpace Data System Standard——TM Synchronization and ChannelCoding》建议的(2，1，7)卷积码，码率为1/2，经删余后得到2/3、3/4、5/6、7/8四种码率。基本1/2码率(2，1，7)卷积码的原理框图如图2所示，其生成矢量为G1＝1111001(171)，G2＝1011011(133)，约束长度为7，G2输出的符号取反，因此其输出符号序列可定义为C1(1)，C2(1)，C1(2)，C2(2)…。四种删余码的原理框图如图3所示，其删余模式及输出序列如表1所示。其中，图2、3中的“D”表示比特延迟，“INPUT”表示“输入”，“OUTPUT”表示“输出”。
表1 本发明实施例采用QPSK调制方式，输入I、Q各Nin路并行数据，每路数据用n比特表示，共有Np路并行译码支路，译码后数据Nout比特并行输出。各种删余码中，解删余最大操作周期为Nst，本发明实施例中Nst＝4。信号帧中有效数据长度为leff，前保护间隔长度lpgua，后保护间隔长度为lqgua。
如图4所示，依据本发明实施例的方法的具体步骤如下(为描述方便，该步骤中结合了对本发明实施例的装置的说明) S1.时钟管理 时钟管理单元通过PLL(Phase Locking Loop，锁相环)IP Core(IP内核)产生多个时钟。
S2.并行移位控制 在本发明实施例的装置中，并行移位控制单元由一组移位寄存器组成，长度为Nreg，Nreg为Nin的整数倍，且要求Nreg大于等于Nst+Nin-1。移位控制信号的位宽大于等于log2Nst。并行移位控制单元输入、输出均为Nin路复信号。在接收Nin路复输入信号后，先进行数据更新 然后在移位控制信号的控制下，输出相应的数据。若移位控制信号对应的十进制数为k，则并行移位控制单元输出的Nin路复信号为 dso(i)＝dsi(i+k-1)，i＝1，2，...，Nin，k＝1，2，...Nst(2) 并行移位控制单元的工作时钟为f1，该时钟由译码单元上一级模块提供。
S3.并行相位旋转 在本发明实施例的装置中，并行相位旋转单元的作用是部分消除相位模糊度，其输入输出均为Nin路复信号。对于QPSK调制方式，相位模糊度为4，并行相位旋转单元只进行90度的相位旋转，而180度的相位模糊由差分译码单元纠正。相位旋转控制信号位宽为1，用b1表示，可通过如下旋转方式得到旋转后的数据 式中，i＝1，2，...，Nin。b1＝0、1分别代表相位需要旋转0、90度。jdso(i)表示将旋转前的数据dso(i)旋转90度。
并行相位旋转单元的工作时钟为f1。
S4.分块成帧 分块成帧单元的作用是将待译码数据按照图5所示方法组装成帧，其输出依次为各并行卷积译码支路的输入数据。具体方法如下
这里，dro(n)为并行相位旋转单元输出经并串转换后的串行数据，deff(m，i，j)表示第i条支路信号帧中第j个有效数据，m表示第m帧，满足n＝(m-1)leff+j，
表示对“*”进行下取整操作。
第m帧前保护间隔为 第m帧后保护间隔为 分块成帧单元的工作时钟为f1。
S5.并行卷积译码 并行卷积译码单元由Np个卷积译码子单元组成，包括Npe条误码分析单元和Npu条普通译码单元两大类，且满足Np＝Npe+Npu。如图6所示，对于普通译码支路，卷积译码的具体步骤为 S51.输入缓存 将输入数据存储到FIFO(FIFO是英文First In First Out的缩写，是一种先进先出的数据缓存器)中。FIFO中的数据是完整的一帧数据，包括前保护间隔、有效数据及后保护间隔。FIFO的输入数据时钟为f1，输出数据时钟为f2。
S52.解删余 根据工作码率，按照表1所示删余模式进行解删余，在原先被删除的码字位置添0，并置删余标志位为1。在同一工作时钟模式下，为保证解删余前后数据速率匹配，存在读停等周期，即在某一时钟周期，不从FIFO中读取数据，只输出解删余后的数据。解删余单元的工作时钟为f2。
S53.卷积译码 本实施例采用Viterbi译码，工作时钟为f2。
S54.差分译码 对I、Q两路分别进行BPSK差分译码，以消除180度相位模糊，工作时钟为f2。
S55.输出缓存 输出缓存单元将差分译码后的数据存储到FIFO当中，存储数据时去掉前后保护间隔，只存储有效数据部分。FIFO的输入数据时钟为f2，输出数据时钟为f3。
如图7所示，对于误码分析单元，卷积译码的步骤还包括 S56.数据存储 将解删余输出数据的符号位及删余标志位存储到FIFO，工作时钟为f2。
S57.卷积编码 将卷积译码后的输出数据按照(2，1，7)卷积码重新编码，工作时钟为f2。
S58.误码分析 将步骤S55中存储在FIFO中数据与经步骤S56卷积编码后的数据进行比较分析，分析解删余码字是否添加到了删余矩阵的正确位置，以及相位旋转状态是否正确，并根据分析结果设置控制信号。对于删余标志位为1的比特，不参与误码分析。其中，进行误码分析时，以误码分析块为单位进行统计，块长度为Nes。若一个误码分析块内Nes个码字中，错误码字的数目超过门限Tr，则认为现阶段的控制信号不正确，更改控制信号到下一个状态，直到错误码字的数目小于门限Tr。
上述实施例中，采用对解删余状态进行遍历搜索法运算，以确定正确的移位及相位旋转控制信号，状态总数目为2Nst。当位于正确的状态时误码最少。该单元工作时钟为f2。
S6.输出控制 将并行卷积译码Np个卷积译码子单元的输出数据合并成一路输出，即按照顺序从各译码支路的输出缓存FIFO中读取单比特数据，将Nout位并行输出，工作时钟为f3。
以下举例说明
具体实施例方式 在本实施例的并行多码率卷积译码方法中，选择1/2卷积码，各参数选择如下输入I、Q数据各Nin＝4路，每路数据n＝3比特，并行Np＝6条译码支路，误码分析支路Npe＝1条，普通译码支路Npu＝5条，解删余最大操作周期Nst＝4，并行输出位数Nout＝8，移位控制单元寄存器组长度Nreg＝8，误码分析块长度Nes＝1024，门限Tr＝256。选择有效数据长度leff＝4096符号，前保护间隔长度lpgua＝144符号，后保护间隔长度lqgua＝120符号。时钟工作频率为f1＝300MHz，f2＝220MHz，f3＝150MHz。在卷积译码之后，前保护间隔、有效数据及后保护间隔分别变更为144、4096和120比特，S55输出缓存单元存储4096比特。实验表明，采用这套参数使用本发明实施例的方法进行译码时，并行卷积译码单元的吞吐率为2.4G比特/秒，净荷速率为1.2G比特/秒。
若选择3/4卷积码，f1＝200MHz，其它参数不变，在解删余及卷积译码之后，前保护间隔、有效数据及后保护间隔分别变更为216、6144和180个比特，步骤S55的输出缓存单元存储6144个比特。实验表明，采用这套参数使用本发明实施例的方法进行译码时，并行卷积译码单元的吞吐率为1.6G比特/秒，净荷速率为1.2G比特/秒。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种并行多码率卷积码译码方法，其特征在于，包括以下步骤
S1，接收Nin路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出信号也为Nin路并行信号，Nin为正整数；
S2，通过相位旋转的方式部分消除所述输出信号的相位模糊度；
S3，将步骤S2处理之后的信号作为有效数据，将该有效数据加上保护间隔，组装成数据帧，作为并行卷积译码的输入；
S4，将步骤S3处理之后组装成的数据帧进行并行卷积译码；
S5，将并行卷积译码的多路输出合并成一路，并行输出。
2.如权利要求1所述的并行多码率卷积码译码方法，其特征在于，所述方法使用了三个工作时钟，所述步骤S1、S2和S3使用同一时钟f1；所述步骤S4使用时钟f2；所述步骤S5使用时钟f3。
3.如权利要求1所述的并行多码率卷积码译码方法，其特征在于，所述保护间隔包括前保护间隔和后保护间隔。
4.如权利要求3所述的并行多码率卷积码译码方法，其特征在于，对于第m数据帧，其前保护间隔为第m-1数据帧有效数据的结尾部分，其后保护间隔为第m+1数据帧有效数据的起始部分，前保护间隔及后保护间隔的长度均大于步骤S4中进行译码时的译码约束长度。
5.如权利要求2所述的并行多码率卷积码译码方法，其特征在于，通过锁相环产生所述时钟。
6.如权利要求1～5之任一项所述的并行多码率卷积码译码方法，其特征在于，在进行并行卷积译码的步骤中包括以差分译码的方式消除所述数据帧中剩余的相位模糊度的步骤。
7.如权利要求3或4所述的并行多码率卷积码译码方法，其特征在于，对于每一数据帧，前保护间隔、有效数据及后保护间隔的第一个符号均对应各自相应工作码率的删余矩阵的第一列。
8.一种并行多码率卷积码译码实现装置，其特征在于，包括
并行移位控制单元，用于接收Nin路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出的信号也为Nin路并行信号，Nin为正整数；
并行相位旋转单元，用于通过相位旋转的方式部分消除所述输出信号的相位模糊度；
分块成数据帧单元，用于将所述并行相位旋转单元处理后的信号作为有效数据，将该有效数据加上保护间隔，组装成数据帧；
并行卷积译码单元，用于将所述分块成数据帧单元处理后组装成的数据帧进行并行卷积译码；
输出控制单元，用于将所述并行卷积译码单元的多路输出合并成一路，并行输出。
9.如权利要求8所述的并行多码率卷积码译码实现装置，其特征在于，还包括时钟管理单元，用于为所述装置的各单元提供工作时钟，具体为用于为所述并行移位控制单元、并行相位旋转单元和分块成数据帧单元提供同一时钟f1，为所述并行卷积译码单元提供时钟f2，且为所述输出控制单元提供时钟f3。
10.如权利要求9所述的并行多码率卷积码译码实现装置，其特征在于，所述并行卷积译码单元包括Np个卷积译码子单元，所述卷积译码子单元包括Npe个误码分析子单元和Npu个普通译码子单元，且满足Np＝Npe+Npu；
所述普通译码子单元包括输入缓存单元，用于将所述分块成数据帧单元处理后组装成的数据帧输入缓冲器后输出，以使得所述并行卷积译码单元可以在时钟f2下运行；解删余单元，用于依据删余模式在所述输入缓存单元输出的数据帧中被删除的码字位置添加0码字，并在该被删除的码字位置置删余标志位；卷积译码单元，用于对所述解删余单元输出的信号进行卷积译码；差分译码单元，用于将卷积译码单元输出的信号进行差分译码，以消除180度相位模糊；输出缓存单元，用于将差分译码后的数据存储到缓存器中，存储时去掉前、后保护间隔；
所述误码分析子单元包括所述普通译码子单元的各组成单元，还包括数据存储单元，用于存储所述输出缓存单元解删余后的数据及删余标志位；卷积编码单元，用于将卷积译码后的数据重新编码；误码分析单元，用于统计当前工作状态的误码性能，判断解删余码字是否添加到正确位置，输出移位及相位旋转控制信号，以保证当前工作在正确状态，此时误码率最低。
11.如权利要求10所述的并行多码率卷积码译码实现装置，其特征在于，所述并行移位控制单元由一组移位寄存器组成，移位寄存器组长度为Nreg，为Nin的整数倍，且Nreg≥Nst+Nin-1，移位控制信号的位宽大于等于log2Nst，在所述删余模式中所使用的各种删余码中，解删余最大操作周期为Nst。
全文摘要
本发明公开了一种并行多码率卷积码译码方法，包括以下步骤S1，接收Nin路并行输入信号，并在移位控制信号的作用下将该输入信号移位后输出，输出信号也为Nin路并行信号，Nin为正整数；S2，部分消除所述输出信号的相位模糊度；S3，将步骤S2处理之后的信号作为有效数据，将该有效数据加上保护间隔，组装成数据帧，作为并行卷积译码的输入；S4，将步骤S3处理之后组装成的数据帧进行并行卷积译码；S5，将并行卷积译码的多路输出合并成一路，并行输出。本发明针对传统卷积译码吞吐率无法满足高速通信的缺点提出了并行多码率分块卷积译码方法，通过采用并行分块处理技术，提高了译码吞吐率、有效净荷速率，可满足卫星通信等高速率信息传输通信系统的要求。
文档编号H03M13/23GK101764622SQ201010034520
公开日2010年6月30日 申请日期2010年1月19日 优先权日2010年1月19日
发明者张彧, 苏承毅, 万晓峰, 杨知行, 邱松 申请人:清华大学