专利名称：一种基于fpga的键相倍频方法及装置的制作方法
技术领域：
本发明涉及一种现场可编程门阵列(Field Programmable Gates Array、FPGA)的 设计，是一种旋转机械振动信号整周期采样中键相倍频信号的产生方法及装置。
背景技术：
电力、石化、冶金过程中存在大量大型旋转机械装备，它们是国民经济的基础，而 这类机械一旦出现故障就可能引起连锁反应，导致整个机械甚至整套装备无法正常工作， 造成巨大的经济损失，甚至还会引起严重的灾难性人员伤亡事故。为了管理好、使用好这类 重大关键设备，提高这类机械运行的稳定性、可靠性、安全性及使用效率和寿命，避免造成 重大事故和影响社会生产，目前非常有效的方法是对旋转机械的状态进行时域信号监测与 频域信号分析——借助FFT。为了提高旋转机械振动信号频谱分析(FFT)的精度，最好能对 旋转机械的振动信号进行整周期同步数据采集。对旋转机械的振动信号进行整周期同步数据采集，一般采用在旋转机械的主轴上 设置一个键槽(或键标)，测量调理后为一方波信号，也称为键相信号，将其倍频后用来控 制主轴上的其它振动信号的采集，这样可以做到被采数据的整周期同步性，进而保证后续 振动信号频谱分析(FFT)的精度。键相信号的倍频也是旋转机械状态监测与故障诊断系统 非常关键的一个装置。目前一般采用一组分立的功能器件共同协作来实现，因此元器件多、 体积较大，不能适应分布式小型化的趋势，如“汽轮机技术” 2003年2月第45卷第1期《一 种新型的键相信号处理电路及其误差分析》，采用了各种数字分立元件包括加法计数器、分 频系数为64的分频器和减法计数器等元件来实现键相信号的倍频电路，该倍频电路可以 实现倍频的功能，但是使用了大量分立元器件，占用了较多的电路面积，而且倍频数为单一 的64倍频，不能作周期预测和纠错。另外，锁相环倍频方式不能满足键相信号变化较大的 情况，灵活性和精度不高，在“浙江师范大学学报” 2003年2月第26卷第1期的文献《基于 VHDL的数字倍频器设计》中讨论了锁相环倍频方式的不足。
发明内容
本发明针对现有采样倍频电路的不足，提供了一种结构更为简单可靠，精度更高、 倍频范围更大的键相倍频方法及装置，用于控制旋转机械的振动信号进行整周期数据采 样。为此，本发明采用的技术方案如下一种基于FPGA的键相倍频器，包括用硬件描述语言VHDL编程并被集成到一片 FPGA中的方波处理器、加法计数器、线性预测器、除法器、键相倍数存放器、锁存器和减法计 数器，其键相倍频的实现方法如下1)加法计数器在时钟信号的触发下一直计数，当调理后的频率为fkey的键相信号 经方波处理器处理后变成一个标准宽度的方波信号，该标准方波信号的上升沿触发加法计 数器的计数值锁存及清零；
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2)线性预测器根据加法计数器计数得到的键相信号周期值来预测得到下一键相 信号周期的预测值P，该预测值作为除法器的输入；3)键相倍数存放器保存有键相倍数2k(k为正整数)，除法器将预测值整除该键相 倍数2k，所得商值由锁存器锁存；4)减法计数器在时钟信号触发下一直工作，减法计数器的计数模值来自锁存器， 减法计数器的溢出信号即为倍频信号，其频率为2k · fkeyD进一步的，在线性预测器和除法器之间设有纠错器，在键相信号周期的预测值被 送入除法器前，纠错器对该预测值的正确性进行判断，当该预测值出现异常时，对该预测值 进行纠正。所述对所述预测值P的判断和纠正方法如下当前一次的键相信号周期预测值增量和当前键相信号周期预测值增量差小于设 定的阀值时，则该预测值有效，送入除法器作除法运算；否则，丢弃该预测值，使用上一键相信号周期的预测值，送入除法器作除法运算。进一步的，还包括对键相倍数存放器中的键相倍频数2k进行配置的配置寄存器， 该配置寄存器可以实现键相信号的2k(k为正整数)倍频输出，配置寄存器为16位时，其倍 频范围为ζ1-〗15。本发明的有益效果为1)通过将方波处理器、加法计数器、线性预测器、除法器、键相倍数存放器、锁存器 和减法计数器集成到一片FPGA中，减少了电路消耗面积，集成度高；2)键相倍频电路采用VHDL语言描写，电路设计、调试、修改灵活方便；3)通过引入线性预测器，根据前几次键相方波信号周期精确预测下一次键相方波 的周期，在键相方波信号均勻加减速时，可以更加准确地预测下一键相方波的周期，从而提 高倍频信号输出的精度；4)通过引入纠错器，当硬件电路以及逻辑器件本身有可能存在偶发性失误时，可 剔除奇异点数据，提高倍频器的稳定性和可靠性；5)通过配置寄存器，可更灵活地配置键相倍数存放器中的键相倍数2k。
图1为本发明一种基于FPGA的键相倍频器实施例的结构框图；图2为本发明一种基于FPGA的键相倍频方法实施例的方波处理器实现电路图；图3为本发明一种基于FPGA的键相倍频方法实施例流程图。
具体实施例方式如图1所示，本实施例的基于FPGA的键相倍频器，包括方波处理器1、加法计数器 2、线性预测器3、纠错器4、除法器5、键相倍数存放器6、锁存器7和减法计数器8，所述方波 处理器1、加法计数器2、线性预测器3、纠错器4、除法器5、键相倍数存放器6、锁存器7和 减法计数器8用硬件描述语言VHDL编程并被集成到一片FPGA中。该键相倍频器为FPGA 器件中的一个模块，它接受频率为fkey键相方波信号、时钟信号以及FPGA配置寄存器中的 数据，其中FPGA配置寄存器9中放置有键相倍数2k(k为正整数)的数据，本装置输出频率为2k · fkey的倍频方波信号；其输出的倍频信号可以用于AD控制模块的触发输入，也可以 用于转速输出模块的输入。本实施例的倍频器主要包括两大部分，具体为—、锁存器中的数据更新减法计数器8置位数据来自锁存器7中的数据，锁存器中的数据计算及更新是本 倍频器装置的主体部分也是核心部分。32位加法计数器在时钟的触发下一直计数，当键相 调理后的方波经方波处理器变成一个标准宽度的方波信号，该标准方波的上升沿触发32 位加法计数器中计数值锁存和初始计数值清零，该计数值经线性预测器和纠错器处理后送 入除法器中作为被除数整除键相倍数2k，除法运算的商送入锁存器锁存，当一个键相方波 信号上升沿到来时，触发锁存器(7)中的数据计算更新一次。其中1、最低及最高键相信号频率32位加法计数器与时钟频率f。lk结合决定倍频器的最高键相信号频率fkey_max以及 最低键相信号频率fk『min的大小，进而决定旋转主轴的最高转速nmax以及最低转速nmin。
最高键相信号频率 fkey_max = fclk/2k+1 ；最低键相信号频率fkey_min = fclk/232 ；设fclk = 40Mhz，k = 6，可得fkey_fflax = 3. 125X 105hz；fkey_min = 9· 313Χ10、ζ ；当实际输入键相方波频率fkey时，32位加法计数器的最大计数值为f。lk/fkey，整除 2k后锁存器的数据为f。lk/fkey · 2k ；倍频器实际输出的方波周期t。ut = fclk/fkey · 2kX l/fclk = l/fkey · 2k倍频器实际输出的方波频率f。ut = l/t。ut = 2k · fkey这样就做到了实际输出方波频率为实际输入方波频率的2k倍频。2、线性预测器 实际应用中，由于转子存在不同的运行状况，包括勻速和非勻速运行，为了能够在 一定程度上反映转子的真实运行状况，故采用线性预测的方法对转子的运行周期进行预 测，即根据转子的前几次键相方波信号周期精确预测下一次键相信号周期。线性预测器的 基本原理为通过当前键相信号周期l/fkeyl和上一次键相信号周期l/fkey(l来预测下一次键 相信号周期i/fkey2，其计算公式如下l/fkey2 = 2/fkeyl_l/fkey0在键相方波均勻加减速时，这种线性预测可以较为准确的预测下一键相方波的周 期，从而提高倍频信号输出的精度。3、纠错器硬件电路以及逻辑器件本身有可能存在偶发性失误，如果不加以正确处理将会导 致倍频器输出混乱，为此本倍频器装置专门设置纠错器模块，计算前后两次键相信号周期 预测值增量tpre、tnow ；首先，分别计算前一次的键相方波周期预测值增量tpM和当前键相方波周期预测 值增量tn。w tpre = l/fkeyl_l/fkey0
tnow = l/fkey2"l/fkeyl当前一次的键相方波周期预测值增量tpM和当前键相方波周期预测值增量tn。w之 差|tPM-tn。w|不超过给定的阀值tstand时，那么当前键相方波周期值1/%_有效，如果超出 给定的阀值tstand，那么舍弃当前键相方波周期值i/fteyl，则令l/fkey2 = l/fkeyl = l/fkey0，其中l/fkey2 = T2，l/fkeyl = Tl，l/fkey0 = TO。即采用上一周期的周期预测值来代替当前周期的周期预测值。这样可以把一些突发奇异点数据剔除掉，提高倍频器的稳定性和可靠性。二、倍频信号的输出减法计数器在时钟信号下一直工作，减法计数器的初始值来自锁存器，减法计数 器溢出信号产生倍频器的输出倍频信号。下面是基于FPGA的键相倍频方法实施例的实现步骤，如图3所示1、32位加法计数器在时钟信号的触发下一直计数，当调理后的频率为fkey的键相 信号经方波处理器处理后变成一个高电平占信号总周期的一个标准时钟信号宽度的方波 信号；该标准方波信号的上升沿触发加法计数器的计数值锁存及清零；2、线性预测器根据加法计数器计数得到的键相信号周期值来预测得到下一键相 信号周期的预测值P，所述预测方法在后文将述及；3、在键相信号周期预测值P被送入除法器前，纠错器对该预测值的正确性进行判 断，当该预测值出现异常时，对该预测值进行纠正，送入除法器作除法运算，所述判断和纠 正方法在后文将述及；4、除法器将经过纠错后的周期预测值整除键相倍数2k，所得商值作为当前周期倍 频信号的周期长度由锁存器锁存；5、减法计数器在时钟信号触发下一直工作，减法计数器的计数模值来自锁存器， 减法计数器的溢出信号即为倍频器的输出信号，其频率为2k · fkeyD倍频完成。所述方波处理器的实现方法如图2所示，其中，PhaseIn为调理后的键相信号， clk8为标准时钟信号，PhaseSyn为inst6和inst8为D触发器，inst7为非门，inst5为与 门。
权利要求
一种基于FPGA的键相倍频方法，其特征在于包括用硬件描述语言VHDL编程并被集成到一片FPGA中的方波处理器(1)、加法计数器(2)、线性预测器(3)、除法器(5)、键相倍数存放器(6)、锁存器(7)和减法计数器(8)，其键相倍频的实现步骤如下1)加法计数器(2)在时钟信号的触发下一直计数，当调理后的频率为fkey的键相信号经方波处理器(1)处理后变成一个标准宽度的方波信号，该标准方波信号的上升沿触发加法计数器(2)的计数值锁存及清零；2)线性预测器根据加法计数器(2)计数得到的键相信号周期值来预测得到下一键相信号周期的预测值P，该预测值作为除法器(5)的输入；3)键相倍数存放器(3)保存有键相倍数2k，除法器(5)将预测值P整除该键相倍数2k，所得商值由锁存器(7)锁存，k为正整数；4)减法计数器(8)在时钟信号触发下一直工作，减法计数器(8)的计数模值来自锁存器(7)，减法计数器(8)的溢出信号即为倍频信号，其频率为2k·fkey。
2.如权利要求1所述的基于FPGA的键相倍频方法，其特征在于，所述下一键相信号周 期预测值的预测方法为l/f"key2 — 2/fkeyl_l/fkey0 其中，为当前键相信号周期值，l/fk_为上一次键相信号周期值0，l/fkey2即为下 一次键相信号周期的预测值P。
3.如权利要求1所述的基于FPGA的键相倍频方法，其特征在于，在线性预测器和除法 器之间设有纠错器(4)，在键相信号周期预测值P被送入除法器(5)前，纠错器⑷对该预 测值的正确性进行判断，当该预测值出现异常时，对该预测值进行纠正。
4.如权利要求3所述的基于FPGA的键相倍频方法，其特征在于，对所述键相信号周期 预测值P的判断和纠正方法如下当前一次的键相信号周期预测值增量和当前键相信号周期预测值增量差小于设定的 阀值时，则该预测值P有效，送入除法器(5)作除法运算；否则，丢弃该预测值P，使用上一键相信号周期的预测值，送入除法器(5)作除法运算。
5.如权利要求1-4任一项所述的基于FPGA的键相倍频方法，其特征在于，键相倍数存 放器(6)中的键相倍频数2k由配置寄存器来配置。
6.一种基于FPGA的键相倍频器，其特征在于包括用硬件描述语言VHDL编程并被集成 到一片FPGA中的方波处理器(1)、加法计数器(2)、线性预测器(3)、除法器(5)、键相倍数 存放器(6)、锁存器(7)和减法计数器(8)；加法计数器(2)在时钟信号的触发下一直计数， 当调理后的频率为fkey的键相信号经方波处理器(1)处理后变成一个标准宽度的方波信 号，该标准方波信号的上升沿触发加法计数器(2)的计数值锁存及清零；线性预测器用于 根据加法计数器(2)计数得到的键相信号周期值来预测得到下一键相信号周期的预测值 P，所述预测值作为除法器(5)的输入；除法器(5)用于将预测值P整除该键相倍数2k，所得 商值由锁存器(7)锁存，k为正整数；减法计数器(8)在时钟信号触发下一直工作，减法计数器(8)的计数模值来自锁存器(7)，减法计数器(8)的溢出信号即为倍频信号，其频率为
7.如权利要求6所述的基于FPGA的键相倍频器，其特征在于所述下一键相信号周期 预测值P通过下述预测方法得到l/fkey2 — 2/fkeyl_l/fkey0J其中，l/fkeyl为当前键相信号周期值，l/fkey0为上一次键相信号周期值，l/fkey2即为下 一次键相信号周期的预测值。
8.如权利要求6所述的基于FPGA的键相倍频器，其特征在于在线性预测器和除法器 之间设有纠错器(4)，用于对被送入除法器(5)前的键相信号周期的预测值P的正确性进行 判断，当该预测值出现异常时，对该预测值进行纠正。
9.如权利要求8所述的基于FPGA的键相倍频器，其特征在于对所述预测值P的判断 和纠正方法如下当前一次的键相信号周期预测值增量和当前键相信号周期预测值增量差小于设定的 阀值时，则该预测值有效，送入除法器(5)作除法运算；否则，丢弃该预测值，使用上一键相信号周期的预测值，送入除法器(5)作除法运算。
10.如权利要求6-9任一项所述的基于FPGA的键相倍频器，其特征在于还包括配置 寄存器，用于配置键相倍数存放器(6)中的键相倍频数2k。
全文摘要
本发明公开了一种基于FPGA的键相倍频方法及装置，该倍频装置包括用VHDL编程并被集成到一片FPGA中的方波处理器、加法计数器、线性预测器、纠错器、除法器、键相倍数存放器、锁存器和减法计数器。键相信号经过方波处理器后变成标准的方波信号，加法计数器在时钟信号的触发下对方波信号的周期进行计数，计数值送入线性预测器以预测键相信号的下一周期值，该周期预测值经过纠错器确保无误后送入除法器除以键相倍数，得到的商由锁存器锁存，减法计数器以锁存器中的商作为模值做减法计数，其溢出信号即为倍频信号。该方法及装置结构紧凑，集成度高；倍频系数配置灵活、倍频范围广；能对键相信号周期做线性预测，倍频精度高；有较高的稳定性和可靠性。
文档编号H03K19/177GK101917162SQ20101023904
公开日2010年12月15日 申请日期2010年7月28日 优先权日2010年7月28日
发明者于保华, 杨世锡, 梁文军 申请人:浙江大学