专利名称：一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环。
背景技术：
锁相环(Phase Locked Loop, PLL)是一种相位负反馈控制系统，能使受控振荡器的频率和相位与输入信号保持确定关系，并且可以抑制输入信号中的噪声以及压控振荡器的相位噪声。如图1所示，目前比较常用的PLL通常由鉴频鉴相器(Phase Frequency Detector, PFD)、电荷泵(Charge Pump, CP)、环路滤波器(Loop Filter, LPF)、压控振荡器 (Voltage Control Oscillator, VC0)以及分频器(FrequencyDivider, FD)等多个模块组成的系统。衡量PLL性能的标准是频域的相位噪声的大小，而PLL系统的相位噪声几乎在其组成的每个模块都有贡献，影响较大的低频相位噪声主要来源于工作频率相对较低的模拟电路模块，即PFD、CP和LPF等。其中，PFD模块最大的问题就是“死区”现象；LPF模块由于衰减因子的限制无法使VCO得到平滑的控制电压。
发明内容
本发明要解决的技术问题是提供一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环，实现避免锁相环中“死区”现象的发生。为解决上述技术问题，本发明的一种动态延迟器，包括反相器和多条电流支路， 反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。进一步地，电流支路为设置电流源的支路；主电流支路中设置的电流源的电流为Y反相器的用于去死区的工作电流；辅电流支路中设置的电流源的电流为/反相器的用于去死区的工作电流；其中，设置χ与y的取值使主电路支路与导通的辅电流支路的电流之和为反相器的去死区工作电流，0 < X <1 且0 < y < 1。进一步地，配置辅电流支路中的通断控制器的导通时间为(l-x-m*y广去死区延迟时间，其中，m为通断控制器所在电流支路的支路号，m > 0。进一步地，一种鉴频鉴相器，包括动态延迟器、逻辑运算单元和至少两个触发器， 可变延迟器的输出端和输入端分别连接触发器的复位端和逻辑运算单元的输出端，其中动态延迟器，包括反相器和多条电流支路，反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。进一步地，在触发器的输出端上连接锁存器和传输门，分别输出信号；锁存器包括级联的反相器，级联的反相器连接端作为锁存器的输出端，级联的反相器未相连的一端连接到触发器的输出端。进一步地，逻辑运算单元包括多个与非门，多个与非门的输入端分别连接到触发器的输出端，多个与非门的输出端相互连接，并连接到动态延迟器中的反相器的输入端。进一步地，动态延迟器中的电流支路为设置电流源的支路；主电流支路中设置的电流源的电流为反相器的用于去死区的工作电流；辅电流支路中设置的电流源的电流为/反相器的用于去死区的工作电流；其中，设置X与y的取值使主电路支路与导通的辅电流支路的电流之和为反相器的去死区工作电流，0 < χ<1 且0 < y < 1。进一步地，一种锁相环，包括依次相连的鉴频鉴相器、电荷泵和环路滤波器，鉴频鉴相器包括动态延迟器，其中动态延迟器，包括反相器和多条电流支路，反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。进一步地，环路滤波器包括无源滤波器和谐振电路，谐振电路与无源滤波器并联。进一步地，锁相环还包括信号衰减电阻，该信号衰减电阻串联在无源滤波器与环路滤波器的输入端之间。综上所述，本发明通过对PFD复位脉冲实际的动态控制，实现去除死区，克服工艺偏差的影响，对称型与非门实现延迟路径完全一致，锁存器的使用可以在系统锁定后能够持续保持状态；对原有低通滤波器的优化设计，可以实现对后续的VCO电路的控制电压的平滑控制，增加一组谐振电路可以实现对系统杂散的大幅度衰减，有效提供系统性能。本发明有效地提高了整体PLL系统的性能，具有较高的实用价值，并且，功耗较低，电路结构相对简单。
图1为现有技术中锁相环系统的示意图；图2为现有技术中的PFD的示意图；图3为现有技术中电荷泵CP的示意图；图4为本实施方式的PFD的示意图；图5为本实施方式的PFD中采用的动态延迟器的示意图；图6为本实施方式中动态延迟器中采用的反相器的示意图；图7为本实施方式中动态延迟器各电流支路的通断示意图；图8为本实施方式中动态延迟器输出脉冲宽度的示意图；图9为本实施方式的LPF的示意图；图10为本实施方式的LPF中设置的谐振电路幅频响应的示意图11为本实施方式的LPF的幅频响应的示意图。
具体实施例方式本实施方式中在PLL的PFD中采用动态延迟器，可以根据预设的延迟时间克服由于工艺、温度等造成的PFD死区现象；并在原始的无源LPF中整合一个谐振电路，可以针对输入时钟的频率，大大抑制输入端带入的杂散信号，优化系统性能。下面结合附图对具体实施方式
进行详细说明。图2为现有PFD的结构，包括两个触发器、一个延迟器、一个与门、一个反相器和一个传输门，第一触发器的数据输入端(elk)连接参考信号fref，第二触发器的elk连接反馈信号fb，第一触发器的输出(Q)端分别连接反相器和与门的一输入端，第二触发器的Q端分别连接传输门的输入端和与门的另一输入端，与门的输出端连接延迟器的输入端，延期器的输出端分别连接第一触发器和第二触发器的复位(rst)端。PFD的输入由参考信号f,ef和锁相环系统的反馈信号fb组成，PFD对这两个信号的相位和频率分别进行比较，根据相位差输出对应的脉冲宽度。PFD的“死区”现象会恶化 PLL的锁定功能与噪声性能，“死区”主要是由up和dn两路信号的负载电容过大以及电荷泵(CP)开关(如图3中的Sup与Sdn)的打开速度过慢所导致，以致出现PFD在两路输入信号的相位差很小的情况下无法反应实际工作情况。另外，up和dn两路信号经与门产生的对触发器的复位信号的延迟时间不一致，也会引起非线性工作，解决的方法是在触发器的复位路径上设置延迟器，产生一个固有的延迟信号，以消除PFD的非线性现象。图2中的PFD是一种单端输出结构，由于后级电荷泵的PMOS (正沟道金属-氧化物-半导体场效应管)开关的导通为低电平有效，因此，在PFD的输出端采用反相器 (inverter)形成up作为电荷泵的输入信号；相对应地，《端为了与up信号到达CP开关的延迟时间匹配，采用传输门(transmission)作为此路信号的延时单元。图4是本实施方式的PFD，采用动态延迟器取代图2中的延迟器，这种动态延迟器能够克服延迟的突变，改进由于up和《的延迟不同导致的电路非线性工作情况。并且，采用两个对称的与非门(NAND)交叉式连接，替代原有的一个与门(AND)，避免了由于单一与门自身电路结构的限制而出现的两输入信号到达输出的路径不同，因为路径延迟的不同会形成电路输出特性的非线性。此外，针对图2中两个触发器(DFF)的输出信号进行改进，up与dn两路信号上分别采用一个锁存器^T_latch，图4中虚线环内所示)与一个传输门并联的方式实现下级电路的输入。其中，锁存器采用两个反相器级联的形式，构成一个两端部件，输入端与DFF的输出端连接，输出端作为PFD的输出端，添加锁存器一方面可以保证在PLL锁定后能够持续锁定状态而不再发生跳变，即在PLL锁定后能够维持锁定的状态；另一方面将原有的单端输出变成了差分输出(up与$，dn与^7)，为设计更精确的电路提供简单实用的方案。图5为本实施方式采用的动态延迟器(variable delay)，动态延迟器包括反相器 (invert)，反相器的输入端与与非门(NAND)的输出端F连接，反相器的输出端与触发器的复位端连接，反相器的接地端S端连接电流支路，电流支路包括主电流支路和辅电流支路， 辅电流支路上设置有通断控制器，通断控制器的控制端与反相器的输出端连接，由反相器输出信号控制辅电流支路的通断状态，主、辅电流支路的未与S端连接的一端均接地。如图6所示，例举了一种本实施方式的动态延迟器中采用的反相器，包括两个 NMOS管(负沟道金属-氧化物-半导体场效应管)，该两个NMOS管的栅极和漏极分别相连， 其中一个NMOS管M2的源极S端作为反相器的接地端S端，另一个NMOS管Ml的源极作为反相器的电源端。动态延迟器需要产生一个延迟时间，因此，采用一个可以控制时间常数的反相器来实现，具体工作过程为反相器的时间常数为
权利要求
1.一种动态延迟器，包括反相器和多条电流支路，所述反相器的接地端分别与所述多条电流支路的一端相连，所述多条电流支路的未与所述反相器相连的一端接地，所述电流支路包括主电流支路和辅电流支路，在所述辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与所述反相器的输出端相连，由所述反相器的输出脉冲控制所述通断控制器的状态。
2.如权利要求1所述的延迟器，其特征在于所述电流支路为设置电流源的支路；所述主电流支路中设置的电流源的电流为反相器的用于去死区的工作电流；所述辅电流支路中设置的电流源的电流为/反相器的用于去死区的工作电流；其中，设置χ与 y的取值使所述主电路支路与导通的辅电流支路的电流之和为所述反相器的去死区工作电流，0<χ<1 且 0<y<l。
3.如权利要求2所述的方法，其特征在于配置所述辅电流支路中的通断控制器的导通时间为(l-x-m*y广去死区延迟时间，其中，m为所述通断控制器所在电流支路的支路号，m > 0。
4.一种鉴频鉴相器，包括动态延迟器、逻辑运算单元和至少两个触发器，所述可变延迟器的输出端和输入端分别连接所述触发器的复位端和所述逻辑运算单元的输出端，其中所述动态延迟器，包括反相器和多条电流支路，所述反相器的接地端分别与所述多条电流支路的一端相连，所述多条电流支路的未与所述反相器相连的一端接地，所述电流支路包括主电流支路和辅电流支路，在所述辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与所述反相器的输出端相连，由所述反相器的输出脉冲控制所述通断控制器的状态。
5.如权利要求4所述的鉴频鉴相器，其特征在于在所述触发器的输出端上连接锁存器和传输门，分别输出信号；所述锁存器包括级联的反相器，所述级联的反相器连接端作为所述锁存器的输出端， 所述级联的反相器未相连的一端连接到所述触发器的输出端。
6.如权利要求4或5所述的鉴频鉴相器，其特征在于所述逻辑运算单元包括多个与非门，所述多个与非门的输入端分别连接到所述触发器的输出端，所述多个与非门的输出端相互连接，并连接到所述动态延迟器中的反相器的输入端。
7.如权利要求4所述的方法，其特征在于所述动态延迟器中的电流支路为设置电流源的支路；所述主电流支路中设置的电流源的电流为反相器的用于去死区的工作电流；所述辅电流支路中设置的电流源的电流为/反相器的用于去死区的工作电流；其中，设置χ与 y的取值使所述主电路支路与导通的辅电流支路的电流之和为所述反相器的去死区工作电流，0<χ<1 且 0<y<l。
8.一种锁相环，包括依次相连的鉴频鉴相器、电荷泵和环路滤波器，所述鉴频鉴相器包括动态延迟器，其中所述动态延迟器，包括反相器和多条电流支路，所述反相器的接地端分别与所述多条电流支路的一端相连，所述多条电流支路的未与所述反相器相连的一端接地，所述电流支路包括主电流支路和辅电流支路，在所述辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与所述反相器的输出端相连，由所述反相器的输出脉冲控制所述通断控制器的状态。
9.如权利要求8所述的锁相环，其特征在于，所述环路滤波器包括无源滤波器和谐振电路，所述谐振电路与所述无源滤波器并联。
10.如权利要求8所述的锁相环，其特征在于，该锁相环还包括信号衰减电阻，该信号衰减电阻串联在所述无源滤波器与所述环路滤波器的输入端之间。
全文摘要
本发明公开了一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环，动态延迟器包括反相器和多条电流支路，反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。本发明通过对PFD复位脉冲实际的动态控制，实现去除死区，克服工艺偏差的影响，对称型与非门实现延迟路径完全一致，锁存器的使用可以在系统锁定后能够持续保持状态。
文档编号H03L7/085GK102347761SQ201010240678
公开日2012年2月8日 申请日期2010年7月27日 优先权日2010年7月27日
发明者周滔 申请人:中兴通讯股份有限公司