专利名称：应用于动态可重配分频比的pll的锁定检测电路的制作方法
技术领域：
本发明主要涉及到PLL及其锁定检测电路设计领域，特指一种应用于动态可重配 分频比的PLL的锁定检测电路。
背景技术：
锁相环(PLL，Phase Locked Loop)作为模拟电路和数模混合电路中非常重要的一个 模块，被广泛应用于系统级芯片(SOC，System on Chip)中，以提供精确且稳定的时钟信号。图1所示为最基本的一种锁相环结构，主要包含有以下几个组成部分鉴频鉴相 器(Phase Frequency Detector, PFD)、电荷泵(Charge Pump, CP)、环路滤波器(Low Pass Filter，LPF)、压控振荡器(Voltage Control Oscillator，VC0)，为了能够实现动态可重配 分频比的的功能，还需要在输入参考频率和VC0输出与PFD的输入中间引入一个可编程的 预分频器(Pre-Divider)和反馈分频器(Feedback Divider)来达到参考频率和输出频率可 以任意设置的功能。PFD检测经过预分频后的参考时钟信号Fref2和反馈时钟信号Ffd的频差和相差，产 生脉冲控制信号UP、DN，并送入到CP中，在CP中脉冲控制信号UP、DN被转换成电流信号IeP 对LPF中的电容进行充放电并产生控制电压V。tel送入到VC0中，VC0在控制电压V。tel升高 时加快或降低输出时钟信号F。ut的振荡频率，在控制电压V。tel降低时降低或加快输出时钟 信号F。ut的振荡频率。VC0的输出时钟信号F。ut经过反馈分频器N分频后产生反馈时钟信号 Ffd，整个系统形成一个反馈系统，当输出时钟信号F-的频率和相位被锁定到一个的固定频 率和相位时，锁相环进入锁定状态。锁相环的输出时钟信号是否精确且稳定对系统级芯片 中的下一级电路的工作状况有直接影响，因此，用于检测锁相环锁定状态的锁定检测电路 (Lock Detector)就十分重要，当锁相环锁定时，锁定检测电路输出有效的锁定信号(如高 电平“ 1”)至下一级电路，以提示下一级电路可以开始工作。现有的一种锁定检测电路是在一个预设的固定时间内，分别对参考时钟信号和反 馈时钟信号进行计数，若该固定时间内参考时钟信号的计数值与反馈时钟信号的计数值相 同，锁定检测装置输出有效的锁定信号。这种锁定检测电路的结构虽然实现了锁相环频率 锁定的判断而且实现过程较为简单，但是并不一定能够正确地反映锁相环的锁定状态，因 为在锁定前，反馈时钟信号会不稳定(时快时慢)，如果预设的固定时间较短，在该固定时间 内参考时钟信号的计数值与反馈时钟信号的计数值可能会相同，但实际上此时锁相环的输 出时钟信号还是不稳定的，这样就会产生锁定状态的误判断问题。为了确保正确检测到锁 相环的锁定状态，通常会将固定时间设置得足够长，这样即使输出时钟信号已经稳定，也需 要等待到固定时间后才会启动下一级电路，因而不能及时地检测到锁相环的锁定状态，而 且由于在固定时间内进行检测，对频率锁定过程中可能出现的短暂失锁现象无法处理。
发明内容
本发明要解决的问题就在于针对现有技术存在的技术问题，本发明提供了一种结构简单、适用于动态可重配分频比的PLL的锁定检测电路。为解决上述技术问题，本发明提出的解决方案为一种应用于动态可重配分频比 的PLL的锁定检测电路，其特征在于它包括一个异或门单元(XI)、两个D触发器单元(D1， D2)、一个或非门单元(N1)和一个N位的计数器单元(C1)，所述的应用于动态可重配PLL的 锁定检测电路采用异或门单元XI作为输入级，异或门单元XI的两个输入端(A，B)为鉴频 鉴相器(PFD)输出的UP和DOWN信号，输出连接到两个D触发器单元(Dl，D2)的D端，D1， D2单元采用UP和DOWN信号作为D触发器的时钟，对异或门单元XI输出的数据进行采样， D1,D2单元的输出连接到或非门m的A，B端，N1来判断UP和DOWN信号的脉宽是否对齐， N1的输出控制一个N位的计数器单元C1的复位端，当输入的参考时钟频率与反馈信号的频 率和相位不相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽不相等，导致两个D触发器采 样的值不同，一个为高，一个为低，或非门m的输出为低，使得计数器单元C1输出的LOCK 信号为低电平；当输入的参考时钟频率与反馈信号的频率和相位相等时，鉴频鉴相器输出 的UP和DOWN信号的脉宽相等，导致两个D触发器输出的值相同，都为低电平，或非门m的 输出为高，使得计数器单元C1开始工作，等m的输出维持N个周期的高电平后，计数器单 元C1输出有效的LOCK信号，表示PLL已经锁定。本发明结构简单，在任意的输入参考频率 和任意的输出频率下，都可以非常快速准确的检测出PLL的锁定状态。与现有技术相比，本发明的优点就在于1、结构简单，本发明的核心电路主要由一 个异或门，两个D触发器和一个或非门组成，可见电路结构并不复杂，易于实现。2、性能优 良虽然本发明提出的结构很简单，但是，本发明中提出的电路却可以适用于产生任意频率 输出和任意输入参考频率的高带宽PLL中，并可以有效快速准确的检测出PLL的锁定状态， 这是现有电路所无法比拟的。3、使用方便由于本发明提出的电路结构简单，易于实现，所 以使用十分方便，不会给设计增加复杂度。
图1是可重配分频比的锁相环结构的示意图； 图2是本发明提出的锁定检测电路的示意图3是本发明提出的锁定检测电路模拟结果示意图。
具体实施例方式以下将结合附图和具体实施例对本发明做进一步详细说明。如图2所示，本发明的应用于动态可重配分频比的PLL的锁定检测电路，它包括一 个异或门单元(XI)、两个D触发器单元(D1，D2)、一个或非门单元(N1)和一个N位的计数器 单元(C1)，所述的应用于动态可重配分频比的PLL的锁定检测电路采用异或门单元XI作为 输入级，异或门单元XI的两个输入端(A，B)为鉴频鉴相器(PFD)输出的UP和DOWN信号， 输出连接到两个D触发器单元(D1，D2)的D端，Dl，D2单元采用UP和DOWN信号作为D触 发器的时钟，对异或门单元XI输出的数据进行采样，D1，D2单元的输出连接到或非门m的 A，B端，N1来判断UP和DOWN信号的脉宽是否对齐，N1的输出控制一个N位的计数器单元 C1的复位端，当输入的参考时钟频率与反馈信号的频率和相位不相等时，鉴频鉴相器输出 的UP和DOWN信号的脉宽不相等，导致两个D触发器采样的值不同，一个为高，一个为低，或非门m的输出为低，使得计数器单元C1输出的LOCK信号为低电平；当输入的参考时钟频 率与反馈信号的频率和相位相等时，鉴频鉴相器输出的UP和DOWN信号的脉宽相等，导致两 个D触发器输出的值相同，都为低电平，或非门m的输出为高，使得计数器单元C1开始工 作，等m的输出维持N个周期的高电平后，计数器单元C1输出有效的LOCK信号，表示PLL 已经锁定。本发明结构简单，在任意的输入参考频率和任意的输出频率下，都可以非常快速 准确的检测出PLL的锁定状态，本发明特别适用于要求PLL的分频比能够动态重配，且对锁 定状态以及输出时钟的相位和抖动有特别高要求的电路中。 如图3所示，本发明在输入参考频率不变，通过修改预分频比和反馈分频比的参 数来调整VC0输出频率的条件下的模拟结果。可以看见，本发明在这种不同的频率要求下， 都可以快速准确的给出锁定信号。
权利要求
一种应用于动态可重配分频比的PLL的锁定检测电路，其特征在于它包括一个异或门单元、两个D触发器单元、一个或非门单元和一个N位的计数器单元，或非门的输出控制计数器单元的复位端，当或非门的输出为高时，N位计数器单元开始计数，等N个周期后输出有效的LOCK信号，否则计数器单元的输出一直保持低。
2.根据权利要求1所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在 于采用异或门单元作为第一级，异或门单元用来判断UP和DOWN信号脉宽是否相等，然后 用UP和DOWN信号作为采样时钟的两个D触发器单元对UP和DOWN信号的差值进行采样， 根据采样值的不同来控制后面的N位计数器单元输出的信号值。
3.根据权利要求2所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在 于N位计数器单元的Reset端为复位端，输入端为计数周期的时钟，输出端为LOCK信号， 当Reset为低电平时，计数器单元开始清0，输出变低并保持低电平不变；当Reset变为高 电平并维持N个周期不变时，计数器单元的输出变为高电平并输出有效的LOCK信号。
4.根据权利要求3所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在 于其具体步骤为A、当PLL处于低功耗模式时，VC0处于非工作状态，没有反馈时钟，锁定检测电路输出 的LOCK信号一直保持低不变；B、当PLL处于正常工作模式时，在每个输入时钟周期内，锁定检测电路第一级的异或 门单元都要检测PFD输出的UP、D0WN信号脉宽是否相等，如果UP、D0WN信号相等，则后面的 计数器单元开始计数，否则计数器单元保持复位状态；C、当PLL处于失锁的状态时，PFD输出的UP信号大于或者小于DOWN信号，使得或非门 输出保持低，计数器单元复位，LOCK信号始终保持低；D、当PLL处于锁定的状态时，PFD输出的UP和DOWN信号脉宽相等，或非门输出为高， 计数器单元开始计数，当UP和DOWN信号脉宽保持N个周期不变时，计数器单元开始输出有 效的LOCK信号，PLL达到锁定状态。
5.根据权利要求4所述的应用于动态可重配分频比的PLL的锁定检测电路，其特征在 于其具体工作流程如下所述的应用于动态可重配分频比的PLL的锁定检测电路采用异或门单元XI作为输入 级，异或门单元XI的两个输入端(A，B)为鉴频鉴相器(PFD)输出的UP和DOWN信号，输出连 接到两个D触发器单元(Dl，D2)的D端，D1，D2单元采用UP和DOWN信号作为D触发器的时 钟，对异或门单元XI输出的数据进行采样，Dl，D2单元的输出连接到或非门m的A，B端， N1来判断UP和DOWN信号的脉宽是否对齐，N1的输出控制一个N位的计数器单元C1的复 位端，当输入的参考时钟频率与反馈信号的频率和相位不相等时，鉴频鉴相器输出的UP和 DOWN信号的脉宽不相等，导致两个D触发器采样的值不同，一个为高，一个为低，或非门m 的输出为低，对后面的N位计数器单元C1进行复位，使得计数器单元C1输出的LOCK信号 保持为低电平，表示PLL还没有锁定；当输入的参考时钟频率与反馈信号的频率和相位相 等时，鉴频鉴相器输出的UP和DOWN信号的脉宽相等，导致两个D触发器输出的值相同，都 为低电平，或非门m的输出为高，使得计数器单元C1开始工作，当m的输出维持了 N周期 的高电平后，计数器单元C1输出有效的LOCK信号，表示PLL已经锁定。
全文摘要
本发明公开了一种应用于动态可重配分频比的PLL的锁定检测电路，它包括一个异或门X1、两个D触发器D1和D2、一个或非门N1和一个N位的计数器C1。所述的锁定检测电路通过D1和D2对X1输出的数据进行采样，X1的A、B端连接到鉴频鉴相器输出的UP和DOWN信号，N1用来判断UP和DOWN信号的脉宽是否相等，若UP和DOWN信号脉宽相等，则N1输出为高，C1开始工作，当N1的输出维持了N个周期的高电平后，C1输出有效的LOCK信号，表示PLL已经锁定；若UP和DOWN信号脉宽不等，则N1输出为低，C1保持复位状态，LOCK为低，表示PLL还没有锁定。本发明结构简单，在任意的输入参考频率和输出频率下，都可以非常快速准确的检测出PLL的锁定状态。
文档编号H03L7/08GK101977053SQ20101055209
公开日2011年2月16日 申请日期2010年11月19日 优先权日2010年11月19日
发明者李俊丰, 石大勇, 蒋仁杰, 谭晓强, 郭斌, 陈宝民, 陈怒兴 申请人:长沙景嘉微电子有限公司