专利名称：基于延迟锁定回路具有时钟回复单元的接收器的制作方法
技术领域：
本发明涉及一种显示驱动系统的接收器，尤其涉及一种基于延迟锁定回路具有时 钟回复单元的接收器，其中，排除相位锁定回路(PLL)结构而利用时钟回复单元，其仅使用 延迟锁定回路(DLL)结构而不使用用于产生参考时钟信号的独立振荡器来实现，从而嵌入 数据信号之间的时钟信号可回复至相同准位。
背景技术：
通常，显示装置包括时序控制器，其处理影像数据并产生时序控制信号，从而驱动 用于显示影像数据的面板，以及数据驱动器，其使用影像数据和时序控制器所传送的时序 控制信号来驱动面板。用于传输欲显示的影像数据的接口，是在时序控制器和数据驱动器之间，包括多 点信号传输接口，其中多个数据驱动器共享一数据信号线和一时钟信号线，点对点差分信 号传输(PPDS)接口，其中数据差分信号和时钟差分信号独立地提供至各个数据驱动器，以 及接口，其中数据和时钟信号是分为多个准位，而具有时钟信号嵌入其间的数据差分信号， 是透过独立信号线从时序控制器传输至数据驱动器。本申请人已在韩国专利申请第10-2008-0102492号中提出一种接口，其中使用单 一准位信号，其具有相同准位嵌入数据信号之间的时钟信号，而数据和时钟信号藉由独立 的单一信号线一同传送，从而数据和时钟信号可以藉接收器而回复。在所述界面中，用于透过各个独立的信号线将具有时钟信号嵌入其中的数据差分 信号传输至数据驱动器，传送器产生传送信号，其对应至各个数据位并且周期地转变。周期 的转变可藉由预定数量的数据位间插入的虚设位而发生。也就是说，由于数据位之前和之 后立即传送的部分具有与数据位不同的值，因此发生周期的转变。在此情况下，由于数据驱 动器中所提供的接收器无法接收独立的时钟信号，为了接收嵌有时钟信号的数据差分信号 并回复原始数据，嵌入数据信号之间的时钟信号应从所接收的差分信号回复。因此，接收器应提供有回复电路，用于回复时钟信号，可了解的是，在传统技术中， 这种时钟回复电路具有PLL结构。也就是说，因为需要接收器内部的振荡器所产生的作为 时钟信号的参考时钟信号以回复接收的数据，可了解的是时钟信号回复单元透过PLL而配 置，其具有产生参考时钟信号的振荡器。如韩国专利第868299号中所揭露的，数据驱动器中所提供的传统接收器包括时 钟产生单元，其用以产生从通过信号线所接收的差分信号的周期转换中接受的时钟信号， 以及取样器，其用以依据接收的时钟信号和回复数据位来取样差分信号。时钟产生单元包括转换侦测电路，用以输出对应至接收到的差分信号的周期转换 以及回馈时钟信号的转换之间的时间差的信号，以及振荡器，用以改变回馈时钟信号和接 收的时钟信号的相位，以响应从转换侦测电路输出的信号。转换侦测电路的配置方式为振荡器的振荡频率利用初始同步后输入的时钟信号 确定，并且当之后输入数据时，转换侦测器的操作中断或者再启动。在此情况下，当初始同步后，输入的时钟信号产生致能信号，由于在除了致能信号间隔的时间间隔期间，不存在时 钟边缘，因此在接收的时钟信号的产生上没有影响。因此，在时钟产生单元配置中，由虚设位所构成的接收信号的上升沿或下降沿识 别为其中致能信号具有高逻辑准位的间隔期间的转换，而不识别为其中致能信号具有低逻 辑准位的间隔期间的转换，从而振荡器所产生的接收的时钟信号的频率和相位利用虚设位 从周期转换中偏离。从而，传统的时钟产生单元是根据PLL结构而配置，该结构具有的特征为振荡器 中的回馈信号在初始同步之后再一次输入至振荡器，以产生致能信号。然而，根据PLL结构而配置的传统的时钟产生单元，所具有的问题在于作为内部 回馈回路的PLL中，颤动连续累计。又，传统的时钟产生单元可不仅具有DLL的特征，其中接收的信号直接在初始同 步中输入至振荡器以产生致能信号，还具有PLL的特征，其中振荡器中的回馈信号在初始 同步之后输入至振荡器以产生致能信号。然而，传统的时钟产生单元，在初始同步中藉由DLL结构并在初始同步之后利用 PLL结构操作，存在的问题是振荡频率和相位由于在操作期间回路的变化而易于歪曲。再者，由于初始同步之后利用PLL结构产生致能信号，仍旧导致在内部回馈回路 的PLL中颤动连续累计的问题。
发明内容
因此，本发明已为了解决现有技术中所出现的问题作出努力，并且本发明的目标 是提供基于延迟锁定回路具有时钟回复单元的接收器，其中，排除了 PLL结构，在该结构中 经信号线接收的输入信号(时钟嵌入数据(CED信号)，没有输入至电压控制振荡器(VC0)， 而就相位方面，与作为单独内部振荡器所产生的内部时钟信号的参考时钟信号进行比较， 并且内部时钟信号的相位经调节以用于回复数据，而是仅应用延迟锁定回路以回复时钟信 号，回复的方式是输入信号(CED信号)直接输入至延迟线(V⑶L)并延迟，并且不使用用于 回复数据的单独的内部振荡器来产生参考时钟信号，藉以防止由于通过回馈回路连续传送 的时钟信号，导致颤动在没有单独使用时钟信号的接收器中累计。为了达到上述目的，依据本发明的一个特点，提供了一种接收器，用于接收输入信 号(CED信号)，其中时钟信号是周期地嵌入数据信号之间，包括时钟回复单元，配置以回复 和输出该时钟信号；以及串并联转换器，配置以回复和输出数据信号，其中该输入信号(该 CED信号)包括单一准位信号，其中时钟信号是在相同准位周期地嵌入该数据信号之间，以 及其中该时钟回复单元基于延迟锁定回路(DLL)而配置，不使用用于产生参考时钟信号的 内部振荡器。根据本发明的另一特点，该时钟回复单元配置以产生参考时钟信号，是使用主要 时钟信号，其在时钟链间隔期间藉由输入至延迟线的输入信号(CED信号)所回复，并配置 以产生参考时钟信号，是使用主要时钟信号，其在该时钟链间隔结束之后藉由具有该时钟 信号嵌入其间的所述数据信号所回复。
图1为说明依照本发明实施例中用于接收具有嵌入时钟信号的单一准位信号的 接收器的方块图；图2为显示依照本发明实施例中由具有嵌入时钟信号的单一准位信号所构成的 数据传送的实例性图示；图3为依照本发明实施例中时钟回复单元的结构图示；图4为依照本发明实施例中时钟产生器的结构图示；以及图5和图6为说明依照本发明实施例中时钟回复单元操作的时序图。
具体实施例方式现在并参考图式更加详细地描述本发明实施例。无论如何，图式和说明书中所用 的相同的符号说明代表相同或类似的部分。图1为说明依照本发明实施例中用于接收具有嵌入时钟信号的单一准位信号的 接收器的方块图。参考图1，用于接收嵌入有时钟信号的单一准位信号的接收器包括串并联转换器 100，配置以从时序控制器接收通过串联信号线所传送的单一准位信号(CED)，将单一准位 信号转换为平行数据并将回复的数据传送至显示面板，以及时钟回复单元200，配置以提取 在单一准位信号(CED信号)中嵌入的时钟信号，传送采样时钟信号至串并联转换器100，用 于数据信号的回复，并回复接收的时钟信号，用于数据的输出，作为回复的时钟信号。在本发明中，为了解决基于PLL配置的时钟回复单元中，由于随着时钟回复单元 中产生的时钟信号穿过内部回馈回路时颤动连续累计所引起的问题，时钟回复单元200仅 使用DLL，其中颤动不会连续累计，从而时钟信号可经接收器回复，而不使用产生独立参考 时钟信号的振荡器。在这个方面，由于接受器的其它组成部分，如串并联转换器100，除了时 钟回复单元200以外都可配置类似于接收单一准位信号并实现回复的传统接收器，仅基于 DLL所形成的时钟回复单元200的配置，将在以下详细描述。由接收器所接收的单一准位信号(CED信号)是其中时钟信号嵌入在传送的数据 信号之间的信号，并通过信号线从时序控制器传送至数据驱动器。此时，最佳地，单一准位 信号(CED信号)具有以相同准位嵌入在数据信号之间的时钟信号，可理解的是时钟信号可 以多准位嵌入。CED信号作为由接收器通过信号线所接收的输入信号，可包括一个差分信号 或单端信号。图2为显示依照本发明实施例中由具有嵌入时钟信号的单一准位信号所构成的 数据传送的实例性图示。参考图2，包括单一准位信号的传输数据(CED信号)，是通过在数据位之间周期地 插入相同准位的时钟位，以及在数据和时钟位之间插入虚设位所组成，从而代表插入的时 钟位的上升沿或下降沿。此时，明显可增加虚设位和时钟位的宽度，进而简化电路设计。时序控制器在传送数据之前传送仅包括时钟信号的传输数据(CED信号)，藉以开 始时钟链。数据驱动器回复用于数据采样的所接收的时钟信号，以响应在延迟锁回路DLL 本身的锁定信号LOCK以及从另一相邻数据驱动器所输入的锁定信号LOCK或通知初始同步 结束的控制信号变为“H”状态(高逻辑状态)的结合之后，在时钟链间隔期间所传输的CED信号，并当接收的时钟信号稳定时，输出锁定信号LOCK1 LOCKn为“H”状态。时序控制器在预定时间的间隔之后结束时钟链，并且开始CED信号的传输。若锁 定信号LOCK在数据传输期间变为“L”状态(低逻辑状态)，时序控制器立刻重新启动时钟 链，并且维持时钟链持续预设的时间。图3为依照本发明实施例中时钟回复单元的结构图示。参考图3，时钟回复单元200包括时钟产生器210，其仅基于DLL配置，以从输入信 号(CED信号)产生主要时钟信号MCLK，从而时钟信号可以从单一准位信号(CED信号)随 着从传送器传送的数据而回复，并可产生至少一个采样时钟信号和用于数据侦测的接收的 时钟信号；延迟线220，用于延迟时钟产生器210中所产生的主要时钟信号MCLK，并输出回 复为回复时钟信号的接收时钟信号，以依延迟量具有各种相位；相位差侦测器230，用以比 较延迟线的接收的时钟信号，并侦测相位差或时序差；以及低通滤波器240，用以依相位差 侦测器230的比较结果产生延迟控制的信号VCTRL，并将延迟的信号供应至延迟线220。时钟产生器210用于产生屏蔽信号MASK、上拉信号PU或下拉信号PD，以响应 延迟线220所输出的各种延迟时钟信号中的至少一个信号，并回复数据信号之间所嵌入 的时钟信号。因此，时钟产生器接收作为输入从延迟线220所输出的延迟时钟信号CKp CK2. . . CK2N+1，并在产生延迟的时钟信号CKp CK2. . . CK2N+1之前，藉由在时钟链间隔期间输入 的信号(CED信号)产生主要时钟信号MCLK。此时，延迟时钟信号的数量应至少等于或大于 2N+1，其中N是自然数，其指出时钟位之间存在的数据位数量。图4为依照本发明实施例中时钟产生器的结构图示。参考图4，时钟产生器210包括屏蔽信号产生器211，用于接收延迟时钟信号并产 生屏蔽信号MASK ；传送开关212，用于切换断流开关，以响应屏蔽信号MASK并控制输入信号 (CED信号)的传输状态；断流开关213，用以控制输入信号(CED信号)的直接传输，以响应 时序控制器所传输的锁定信号LOCK和屏蔽信号MASK ；上拉部分214和下拉部分215，用以 彼此补偿地操作，以响应当断流开关关闭并产生和输出主要时钟信号MCLK时，延迟时钟信 号CK^ CK2. . . CK2N+1的至少一个信号；以及第一开关216，用以连接上拉部分214的一端与 电源供应电压VDD，以及第二开关217，用以连接下拉部分215的一端与接地电压GND。此 时，锁定信号LOCK为通知初始同步结束的信号，并指出延迟锁定回路的操作稳定或外部输 入信号稳定。屏蔽信号产生器211包含屏蔽电路，其接收通过延迟线220中的多个反相器延迟 之后所输出的延迟时钟信号CKp CK2. . . CK2N+1，从而回复接收的时钟信号，并侦测时钟信号 的上升沿或下降沿。切换传送开关212以响应锁定信号LOCK，并控制断流开关213的操作，从而可传送 用于侦测时钟信号的边缘的屏蔽信号MASK。传送开关212具有一端连接至屏蔽信号产生器 211，而另一端连接至断流开关213，用于切断作为时钟产生器210的输出的输入信号(CED 信号)的传送。此时，以屏蔽信号MASK连接至断流开关213，响应锁定信号LOCK或“ 1 ”的逻辑值， 即指出逻辑为高状态的值所配置的传送开关212，是连接至断流开关213。换句话说，当锁 定信号LOCK在逻辑高状态的情况下，断流开关213利用屏蔽信号MASK操作，并且当锁定信 号LOCK在逻辑低状态的情况下，输入信号(CED信号)直接连接至主要时钟信号MCLK。
又，断流开关213具有一端与连接接收器的信号线连接，而另一端连接至延迟线 220。断流开关213控制作为主要时钟信号MCLK的输入信号(CED信号)直接传送至延迟 线220，并从传送开关212接收屏蔽信号MASK用于侦测边缘。断流开关213的另一端也连接至上拉部分214和连接至延迟线220的下拉部分215 的连接点，并切断输入信号(CED信号)的输出，并输出经上拉或下拉操作所回复的信号。从而，断流开关213藉由传送开关212所传送的屏蔽信号MASK操作，并当锁定信 号LOCK在逻辑高状态时，经控制以侦测输入信号(CED信号)的上升沿或下降沿，而当锁定 信号LOCK在逻辑低状态时，经逻辑值“1”操作并允许输入信号(CED信号)直接传送至主 要时钟信号MCLK。由于锁定信号LOCK处于逻辑低(L)状态的状态对应至时钟链间隔，传送开关212 连接至逻辑值“1”，并且断流开关213传送输入信号(CED信号)作为主要时钟信号MCLK， 而与屏蔽信号MASK的逻辑状态无关。因此，在时钟链间隔期间由时钟产生器210所传送的 时钟信号转移至延迟线220。即是，当时序控制器传送信号时，需要具有对应插入至数据信号之间的时钟信号 周期的周期的初始信号，以回复时钟信号的边缘，可不使用产生参考时钟信号的独立振荡 器而获得初始信号，藉由依原状输出，在时钟链间隔期间从时钟产生器210传送输入信号， 将输入信号转移到延迟线220，其包括电压控制延迟线(VOTL)或电流控制延迟线(CXDL)， 然后延迟输入信号。然而，当锁定信号LOCK在逻辑高(H)状态的情况下，输入信号(CED信号)的传输 透过由屏蔽信号产生器211所产生的屏蔽信号MASK控制，而侦测上升沿或下降沿。也就是 说，在屏蔽信号MASK在逻辑高(H)状态的间隔期间，输入信号(CED信号)的时钟边缘转变 为输出，而在屏蔽信号MASK在逻辑低(L)状态的间隔期间，操作断流开关213以防止输入 信号(CED信号)依原状转移，并且输入信号(CED信号)除了时钟信号的边缘的剩余部分， 是使用至少一个延迟时钟信号透过上拉部分214或下拉部分215的操作而回复。当锁定信号LOCK处于逻辑高状态而屏蔽信号MASK处于逻辑低状态时，上拉部分 214和下拉部分215使用或结合延迟时钟信号CKpCK2. . . CK2N+1的至少一个信号产生上拉信 号PU或下拉信号PD，藉以实现上拉和下拉操作，并回复除了时钟信号边缘以外的输入信号 的剩余部分。上拉部分214在一端透过第一开关216连接至电源供应电压VDD，而下拉部分215 透过第二开关217的接地电压GND连接。第一开关216和第二开关217藉由锁定信号LOCK 控制，从而当锁定信号LOCK在逻辑低(L)状态时关闭，而当锁定信号LOCK在逻辑高(H)状 态时开启。因此，当锁定信号LOCK在逻辑低状态时，第一开关216防止上拉部分214连接至 电源供应电压VDD，第二开关217防止下拉部分215连接至接地电压GND。又，当锁定信号 LOCK在逻辑高状态时，第一开关216将上拉部分214连接至电源供应电压VDD，第二开关 217将下拉部分215连接至接地电压GND。依照这种方式，由于第一开关216和第二开关217的操作经锁定信号LOCK控制， 因此当DLL的锁定信号LOCK在逻辑低(L)状态时，可防止主要时钟信号MCLK由于上拉部 分214和下拉部分215的错误操作而错误地产生。
从而，当输入对应于逻辑低输出时，由于上拉部分214关闭，而电源供应电压VDD 和接地电压GND之间没有形成路径，因此下拉信号PD随着输出接地电压GND的电压值而输 出，并且当输入组合对应于逻辑高输出时，由于输出节点的电位升高至电源供应电压，下拉 部分215关闭，且从电源供应电压VDD至和接地电压GND没有通道形成，因此上拉信号PU 随着电源供应电压VDD的电压值输出而输出。上拉部分214和下拉部分215的切换操作所 确定的值是输出作为主要时钟信号MCLK并转移至延迟线220。延迟线220可包括V⑶L或(XDL。延迟线220基于DLL配置，配置方式是不具有输 出的延迟时钟信号再一次输入的回馈回路，而是具有多个延迟工具，能够接收、延迟进而从 时钟产生器210输出主要时钟信号MCLK。以下，描述延迟线，但不限于电压控制延迟线220。又，如第3图中所示，延迟工具 包括反相器，可了解的是延迟工具不限于反相器，但可包括其它延迟单元或延迟组件。电压控制延迟线220可产生参考时钟信号而不使用内部振荡器，藉由在时钟链间 隔期间延迟时钟产生器210所输出的主要时钟信号MCLK，产生延迟时钟信号，进而比较主 要时钟信号MCLK和时间差与所插入的时钟位的周期相同的延迟时钟信号中二个信号的 相位。另外，当时钟链周期结束之后，透过上拉部分和下拉部分的操作，使用主要时钟信号 MCLK，接收的时钟信号透过接收和延迟信号产生，该信号通过回复包括在输入信号(CED信 号)中除了时钟信号的边缘以外的剩余部分所获得。提供给电压控制延迟线220的多个反相器，具有延迟单元，由一对反相器所组成， 并透过成对的反相器产生和输出延迟时钟信号CKp CK2, CK3. . . CK2N+1。此时，当从电压控制延迟线220所输出的延迟时钟信号传输至时钟产生器210时， 除了插入数据之间的部分以外的剩余部分可回复。也就是，延迟时钟信号包括延迟而穿过 成对反相器的时钟信号，并且延迟时钟信号的输出输入至时钟产生器210，从而，当锁定信 号LOCK在逻辑高状态时，而屏蔽信号MASK在逻辑低状态时，除了时钟信号边缘以外的剩余 部分可透过上拉部分214或下拉部分215的操作回复。在输入信号至电压控制延迟线220以及经电压控制延迟线220延迟的时钟信号之 中的可选二个时钟信号是传送至相位差侦测器230，从而可比较时钟信号通过反相器延迟 的延迟量，并且能够改变延迟量的电压控制信号VCTRL可从低通滤波器240接收。相位差侦测器230具有其输入作为DLL的输入时钟信号中的可选二个时钟信号， 和经V⑶L或CXDL基于延迟锁定回路延迟的时钟信号，并用以产生上/下信号UP/DN，作为 对应于二个时钟信号之间的时间差的延迟量控制信号，并输出上/下信号UP/DN至低通滤 波器240。此时，当锁定信号LOCK在逻辑高状态并且DLL锁定时，相位差侦测器230具有其 输入作为比较目标，从时钟产生器210输出的主要时钟信号MCLK中的二个可选信号以及时 间差等于插入的时钟位周期的延迟时钟信号CKp CK2, CK3. . . CK2N+1。而如第4图中所示，相 位差侦测器230具有其二个输入第一延迟的第一延迟时钟信号CK1和穿过电压控制延迟线 中所提供的所有多个成对反相器的第2N+1延迟的延迟时钟信号CK2N+1，并基于这二个输入 时钟信号之间的时间差而产生上/下信号，可了解的是选择作为相位差侦测器230输入的 二个延迟时钟信号并不限于这二个时钟信号。意味着，当第一延迟时钟信号CK1和第2N+1延迟时钟信号CK2N+1之间的时间差对应于作为正信号的上信号UP时，作为低通滤波器的电荷帮浦240充入电荷，并当时间差对 应于作为负信号的下信号DN时，作为低通滤波器的电荷帮浦240释放电荷，从而可控制延 迟线220中的延迟量。低通滤波器240透过去除或减少由上/下信号UP/DN的高频成分提供能够调节延 迟线的延迟量的信号。虽然如实施例中所述，低通滤波器240包括电荷帮浦，但可理解的是 低通滤波器240并不限于此，并且可包括各种回路滤波器。在图3中，为了使电荷帮浦240接收上/下信号UP/DN并输出电压控制信号VCTRL， 用于调节电压控制延迟线(VCDL) 220的延迟量，电荷帮浦240的输出端连接至提供于电压 控制延迟线220的反相器。因此，电荷帮浦240去除或减少由相位差侦测器230中的二个 时钟信号之间的时间差所产生的上/下信号的高频成分，并输出电压控制信号VCTRL。图5为说明依照本发明实施例中时钟回复单元操作的时序图。参考图5，为了回复插入在数据之间的时钟信号的上升沿或下降沿，需要输入信号 (CED信号)，其当初始回复接收的时钟信号时，具有对应于外部插入的时钟信号的周期。因 此，在时钟链间隔期间，其中锁定信号LOCK在逻辑低状态，从传送器传输的输入信号依现 状输出作为时钟产生器210的主要时钟信号MCLK，并转移至电压控制延迟线(VCDL) 220。在 时钟链间隔期间，延迟锁定回路DLL的锁定信号LOCK从逻辑低(L)状态改变至逻辑高(H) 状态。即使不提供单独的振荡器，在时钟链间隔期间，可利用主要时钟信号MCLK产生用于 时钟信号的回复的参考时钟信号。为了当至少一个经延迟线220延迟的延迟线输出时，使用延迟时钟信号回复接收 的时钟信号，产生了屏蔽信号MASK，用于侦测输入信号(CED信号)的上升沿或下降沿，以及 上拉信号PU和下拉信号PD，用于驱动上拉部分214和下拉部分215以回复除了屏蔽信号 MASK所侦测的部分之外的时钟信号剩余部分。如图5所示，如果延迟时钟信号在各个延迟工具中一点一点地延迟，并且第一延 迟时钟信号CK1和第2N+1延迟时钟信号CK2N+1的转移时序彼此对应，则不需要上/下信号 并且可维持目前状态。然而，如果二个信号的转移时序彼此不对应，而在二个信号之间出现 相位差，则通过低通滤波器240中充电和放电所产生的电压控制信号VCTRL调节延迟量。另外，只有当锁定信号LOCK和屏蔽信号产生器中所产生的屏蔽信号MASK 二者在 逻辑高状态时，侦测输入信号(CED信号)的时钟边缘，并且如果屏蔽信号MASK在逻辑低状 态时，时钟信号除了边缘的剩余部分，利用用于操作上拉部分214和下拉部分215的上拉信 号PU和下拉信号PD来回复。从而，可产生作为回复时钟信号的接收的时钟信号，该回复的时钟信号是透过回 复嵌入在输入信号(CED信号)中的时钟信号至相同准位而获得，而防止未用独立相位固定 回路的颤动的累计，并且没有使用独立的内部振荡器。图6为说明依照本发明实施例中时钟回复单元另一操作的时序图。参考图6，如上所述，为了回复嵌入输入信号(CED信号)中的时钟信号，在时钟链 间隔期间由延迟线220通过延迟和输出输入信号(CED信号)，产生屏蔽信号MASK，使用至 少一个延迟时钟信号用于侦测输入信号(CED信号)的上升沿或下降沿，以及产生上拉信号 PU和下拉信号PD，用于回复时钟信号除了屏蔽信号MASK所侦测的部分之外的剩余部分。如图6中所示的输入信号(CED信号)具有时钟信号之前的虚设位。当锁定信号LOCK和屏蔽信号MASK 二者都在逻辑高状态时，察觉虚设位之后嵌入的时钟信号的转移，并 侦测上升沿或下降沿。此时，依所侦测的输入信号(CED信号)的上升沿或下降沿而定，可 改变用于驱动上拉部分214和下拉部分215的上拉信号PU和下拉信号PD。依照这些方式，在本发明中，接收器产生用于接收器中的初始时钟信号，在时钟链 间隔期间使用所传送的输入信号(CED信号)，利用初始时钟信号，侦测嵌入于数据信号之 间的时钟信号边缘至相同准位，回复除了以这种方式所侦测的部分以外的时钟信号的剩余 部分，并产生作为回复时钟信号的接收的时钟信号。结果，时钟信号可基于延迟锁定回路 (DLL)从电压控制延迟线220的输出信号回复，而不使用用于产生内部振荡时钟信号的相 位锁定回路(PLL)。从上述描述中明确可知，本发明的优点是，由于时钟回复单元仅基于延迟锁定回 路(DLL)配置，其用以回复以相同准位传输并嵌入数据信号之间的时钟信号，可防止相位 锁定回路中由于回馈回路的颤动累计，并防止由于延迟锁定回路和相位锁定回路的混合使 用而发生在振荡频率和相位中的错误。尽管本发明最佳实施例已经作为示意目的描述，熟悉本领域的技术人员仍可以了 解地是，在不脱离后附权利要求书揭露的本发明范围和精神下可做出各种变换、添加和替换。
权利要求
一种接收器，用于接收输入信号(时钟嵌入数据(CED信号)，其中时钟信号是周期地嵌入多个数据信号之间，包括时钟回复单元，配置以回复和输出该时钟信号；以及串并联转换器，配置以回复和输出数据信号，其中该输入信号(CED信号)包括单一准位信号，其中该时钟信号是在该相同准位周期地嵌入所述数据信号之间，以及其中该时钟回复单元基于延迟锁定回路(DLL)而配置，不使用用于产生参考时钟信号的内部振荡器。
2.如权利要求1所述的接收器，其特征在于，该时钟回复单元配置以产生参考时钟信 号，是使用主要时钟信号，其在时钟链间隔期间藉由输入至延迟线的该输入信号(CED信 号)所回复，并配置以产生参考时钟信号，是使用主要时钟信号，其在该时钟链间隔结束之 后藉由具有该时钟信号嵌入其间的所述数据信号所回复。
3.如权利要求2所述的接收器，其特征在于，该时钟回复单元包括时钟产生器，配置以控制该输入信号(CED信号)和多个延迟时钟信号的输出以及其输 出值，并产生该主要时钟信号；延迟线，具有多个延迟工具，用于延迟该主要时钟信号，并且配置以输出所述延迟时钟 信号，其经回复以依延迟量而具有各种相位；相位差侦测器，配置以比较该主要时钟信号和所述延迟时钟信号，侦测所述信号之间 的时间差或相位差，并产生上/下信号，用于控制该延迟线的所述延迟量；以及低通滤波器，用以去除或减少该上/下信号的高频成分，其是产生以响应该相位差侦 测器中的比较结果，并调节该延迟线的所述延迟量。
4.如权利要求3所述的接收器，其特征在于，该时钟产生器包括屏蔽信号产生器，配置以接收所述延迟时钟信号，并产生屏蔽信号，用于侦测在该输入 信号(CED信号)中所嵌入的该时钟信号的上升沿或下降沿；传送开关，配置以施加该屏蔽信号或指出逻辑高状态的数值，作为在锁定信号控制下 用于断流开关的切换控制信号；该断流开关，配置以控制该输入信号(CED信号)至该延迟线的传输，以响应该屏蔽信 号或指出从该传送开关所施加的该逻辑高状态的该控制信号，并侦测该输入信号的该上升 沿或该下降沿；以及上拉部分和下拉部分，配置以当利用该屏蔽信号关闭该断流开关时，透过所述延迟时 钟信号的至少一个信号来互补地操作，并将该主要时钟信号输出至该延迟线。
5.如权利要求4所述的接收器，其特征在于，该传送开关将该锁定信号的逻辑低状态 视为该时钟链间隔，并施加指出该逻辑高状态的该值作为用于该断流开关的该控制信号； 以及其中该断流开关依现状输出该输入信号(CED信号)，作为该主要时钟信号，以响应指 出从该传送开关所传送的该逻辑高状态的该值，并且将该输入信号(CED信号)传送至该延 迟线。
6.如权利要求4所述的接收器，其特征在于，当该锁定信号在该逻辑高状态时，该传送 开关施加该屏蔽信号，作为用于该断流开关的该控制信号；以及其中在该屏蔽信号处于该逻辑高状态中的间隔期间，该断流开关侦测该输入信号(CED 信号)的该上升沿或该下降沿，并将侦测结果输出至该延迟线，防止该输入信号(CED信号) 在该屏蔽信号处于逻辑低状态中依现状转移，并使用该至少一个延迟时钟信号操作该上拉 部分和该下拉部分，并回复和传输该输入信号(CED信号)的剩余部分，除了该时钟信号的 该上升沿或该下降沿以外。
7.如权利要求3所述的接收器，其特征在于，为了产生所述具有数量等于或大于 2N+1(N是指出存在于该输入信号(CED信号)中的数据位数量的自然数)的延迟时钟信号， 该延迟线提供有该延迟工具，其具有一数量对应至所述延迟时钟信号的该数量。
8.如权利要求3所述的接收器，其特征在于，该延迟线包括电压控制延迟线或电流控 制延迟线。
9.如权利要求3所述的接收器，其特征在于，该延迟工具包括反相器。
10.如权利要求3至9任一项所述的接收器，其特征在于，该相位差侦测器配置以具有 二个可选时钟信号，并且产生作为延迟量控制信号的该上/下信号，而其多个输入作为比 较目标，当该锁定信号在该逻辑高状态且该延迟锁定回路锁定时，所述可选时钟信号是在 从该时钟产生器所输出的该主要时钟信号及从该延迟线所输出的所述延迟时钟信号之中。
11.如权利要求3至9任一项所述的接收器，其特征在于，该低通滤波器包括电荷帮浦， 其具有输出端连接至该延迟线。
全文摘要
一种接收器，用于接收输入信号(时钟嵌入数据(CED)信号)，其中时钟信号是周期地嵌入多个数据信号之间，包括时钟回复单元，配置以回复和输出该时钟信号；以及串并联转换器，配置以回复和输出数据信号。该输入信号(该CED信号)包括单一准位信号，其中该时钟信号是在该相同准位周期地嵌入所述数据信号之间。该时钟回复单元基于延迟锁定回路(DLL)而配置，不使用用于产生参考时钟信号的内部振荡器。
文档编号H03L7/08GK101999144SQ201080001351
公开日2011年3月30日 申请日期2010年2月9日 优先权日2009年2月13日
发明者全炫奎, 文龙焕 申请人:硅工厂股份有限公司