专利名称：产生信号的方法及其结构的制作方法
技术领域：
本发明一般涉及电子器件且更具体而言涉及形成半导体装置及结构的方法。
背景技术：
已有许多技术用于控制切换电源。最常见的一种称作脉冲宽度调制(PWM)，其中在调制工作周期以控制输出的同时保持切换频率恒定。另一种常见技术称作脉冲频率调制(PFM)，其中保持切换开启时间或关闭时间恒定且调制频率以控制输出。在称作滞后控制(或脉动调节)的另一种技术中，改变频率和工作周期以保持输出脉动恒定。 因此，宜具有一种适用于控制切换电源的方法及电路。该方法及结构的实施具成本效益则更有利。
阅读下文结合附图进行的详细描述可以更好地了解本发明，其中相同附图标记指示相同元件。图I是根据本发明的实施方案的包括斜坡脉冲调制级的转换器的电路示意图；图2是根据本发明的实施方案的斜坡脉冲调制级的电路示意图；图3是根据本发明的实施方案的图2的斜坡脉冲调制级的电路参数的时序图；图4是根据本发明的实施方案的斜坡脉冲调制级的电路示意图；图5是根据本发明的实施方案的图4的斜坡脉冲调制级的电路参数的时序图；图6是根据本发明的实施方案的图2的斜坡脉冲调制级的电路参数的时序图；图7是根据本发明的实施方案的图4的斜坡脉冲调制级的电路参数的时序图；图8是根据本发明的实施方案的包括恒定导通时间调制级的转换器的电路示意图；图9是根据本发明的实施方案的恒定导通时间调制级的电路示意图；图10是根据本发明的实施方案的图9的恒定导通时间调制级的电路参数的时序图；图11是根据本发明的实施方案的恒定导通时间调制级的电路示意图；图12是根据本发明的实施方案的图11的恒定导通时间调制级的电路参数的时序图；图13是根据本发明的实施方案的图9的恒定导通时间调制级的电路参数的时序图；和图14是根据本发明的实施方案的图11的恒定导通时间调制级的电路参数的时序图；为说明的简明起见，图中的元件不一定按比例绘制且在不同图示中相同附图标记指示相同元件。此外，为描述的简洁起见，省略已知步骤和元件的描述和细节。如本文中所使用，载流电极指的是载送电流穿过诸如MOS晶体管或发射器的源极或漏极或双极晶体管的集电极或二极管的阴极或阳极的装置的装置的元件，且控制电极指的是控制电流流动穿过诸如MOS晶体管的栅极或双极晶体管的基极的装置的装置的元件。虽然在本文中将装置说明为特定N沟道或P沟道装置或特定N型或P型掺杂区域，但是本领域的普通技术人员了解根据本发明的实施方案的补充装置同样可行。本领域的技术人员应了解如本文使用的词期间、同时和时并非意指在启动行动时立即发生的行为，而是在通过初始行动启动的反应与初始行动之间可能存在一些小但是合 理的延迟，诸如传播延迟。使用词大约、约或大致指的是元件的值具有预计非常接近规定值或位置的参数。但是，如本技术中已知总是存在阻止值或位置与所规定的值或位置完全一样的小偏差。本技术中已知将至高约百分之十(10%)(且对于半导体掺杂浓度而言至高百分之二十(20%))的偏差视作偏离如所精确描述的理想目标的合理偏差。应注意逻辑0电压电平(')也称作逻辑低电压且逻辑0电压的电压电平以电源电压和逻辑系列类型为函数。例如，在互补金属氧化物半导体(CMOS)逻辑系列中，逻辑0电压可以是电源电压电平的百分之三十。在五伏晶体管-晶体管逻辑(TTL)系统中，逻辑低电压电平可以约为0.8伏，而对于五伏CMOS系统，逻辑0电压电平可以约为1.5伏。逻辑I电压电平(Vh)也称作逻辑高电压电平且与逻辑0电压电平相同，逻辑高电压电平也以电源和逻辑系列类型为函数。例如，在CMOS系统中，逻辑I电压可约为电源电压电平的百分之七十。在五伏TTL系统中，逻辑I电压可以约为2. 4伏，而对于五伏CMOS系统，逻辑I电压可以约为3. 5伏。
具体实施例方式图I是根据本发明的实施方案的电压调节器10的电路示意图。电压调节器10包括驱动电路12，该驱动电路12被构造来响应来自斜坡脉冲调制器18的斜坡脉冲调制(RPM)信号驱动切换装置14和16。驱动电路12可称作栅极驱动电路且斜坡脉冲调制器18可称作RPM级。斜坡脉冲调制器18被构造来响应补偿信号(Votp)而运行。切换装置14和16可以是诸如例如功率金属氧化物半导体场效应晶体管(MOSFET)的功率场效应晶体管，其中各切换装置具有控制电极和一对载流电极。如上所述，控制电极可以是栅极端子且载流电极可以是漏极和源极端子。应注意图I分别示出切换装置14和16的本体二极管24和26且切换装置14和16的源极端子连接至其主体区域。切换装置14的漏极端子经过耦合用于接收输入信号(Vin)且切换装置14的源极端子通常连接至切换装置16的漏极端子和感应器22的端子。切换装置16的源极端子经过耦合用于接收诸如例如Vss源的运行电位源。运行电位Vss可以是例如接地电位。感应器22的另一个端子通常连接至加法器21的输入端子、电流感测电路26的输入端子、输出电容器28的端子和负载30的端子以形成输出端子或节点32，输出电压Votit出现在该输出端子或节点32上。加法器21具有连接至电流感测电路26的输出端子的输入端子。加法器21的输出端子连接至补偿电路20的输入端子。补偿电路20具有经过耦合用于接收例如电压识别数字(VID)控制信号的另一个输入端子和连接至斜坡脉冲调制器18的输入端子18A的输出端子。例如，补偿电路20是比较器。除输入端子18A外，斜坡脉冲调制器18至少还具有输入端子18B、18C、18D、18E和18F和输出端子18G，该输出端子18G连接至驱动电路12的输入端子。栅极驱动电路12的输出端子12A和12B分别连接至切换装置14和16的栅极端子。
在运行时及响应切换装置14漏极端子上的输入电压Vin和切换晶体管14和16栅极端子上的驱动信号Vdka和V.，在节点25上出现切换电压Vswn且电流L流动穿过感应器22。感应器电流L流动穿过负载30并在输出节点32上产生输出电压VOTT。通过电流感测电路26感测感应器电流込以产生电流感测信号Vcs。通过加法器21将电流感测信号Vcs与输出信号Votjt求和或加在一起以产生求和信号Vsum,该求和信号Vsum传输至补偿电路20的反相输入端子。响应求和信号Vsum和控制信号Vid,补偿电路20产生补偿信号Votp,该补偿信号Votp充当斜坡脉冲调制器18的输入信号。斜坡脉冲调制器18在输出端子18G上产生脉冲信号DUTY_10，该脉冲信号DUTY_10导致驱动电路12产生驱动信号Vdka和VDEB。下文将参考图2更详细地说明斜坡脉冲调制器18的运行 。图2是根据本发明的实施方案的斜坡脉冲调制电路18的电路示意图。斜坡脉冲调制电路18包括比较器50和52，各具有非反相输入端子、反相输入端子和输出端子。比较器50的反相输入端子和比较器52的非反相输入端子连接在一起且经过耦合用于接收斜坡脉冲调制器18的端子18A上的补偿信号VOTP。比较器50具有连接至锁存器60的复位输入端子(R)的输出端子54且比较器52具有连接至锁存器60的设置输入端子(S)的输出端子56。出现在比较器输出端子54和56上的信号称作比较信号。锁存器60具有充当输出端子18G的输出端子62(图I所示)和连接至晶体管66控制电极的输出端子64。输出端子18G连接至驱动电路12的输入端子(图I所示)。除控制电极外，晶体管66还具有诸如例如漏极和源极电极或端子的载流电极。例如，源极端子通常连接至电容器68的端子和电流源70的端子以形成诸如例如斜坡脉冲调制器18的输入端子18D的输入端子。通常连接的源极端子与电容器68和电流源70的端子经过耦合用于接收来自电压源72的电位Vb。漏极端子通常连接至电容器68和电流源70的其它端子和比较器50的非反相输入端子且可充当图I所示的端子18C。电流源70耦合在端子18D与18C之间且作为电流信号Ib源。晶体管66、电容器68和电流源70可称作斜坡产生电路71。斜坡脉冲调制器18还包括晶体管106，该晶体管106具有控制电极和载流电极。输出端子62 (因此和端子18G)连接至晶体管106的控制电极。晶体管106的源极端子通常连接至电容器108的端子和比较器52的反相输入端子以形成可充当输入端子18E的节点。在比较器52的反相输入端子上出现斜坡脉冲调制信号VKPM1。晶体管106的漏极端子连接至电容器108的另一个端子以形成可充当输入端子18F的节点。电流源110连接在输入端子18E与18F之间且电压源112连接至输入端子18F。晶体管106、电容器108和电流源110可称作斜坡产生电路113。电压源112提供电压Vt且电流源110作为电流It源。二极管116具有连接至输入端子18E的阴极和充当输入端子18B的阳极。电压源114耦合至输入端子18B ;电压源72连接至输入端子18D ;且电压源112连接至输入端子18F。输出端子18G连接至驱动电路12的输入端子(图I所示)。在运行时，输入信号V。-、Dth, Vb和Vt分别耦合至斜坡脉冲调制器18的输入端子18A、18B、18D和18F(图I和图2所示)。电流源70连接在输入端子18D与18C之间(图I和图2所示)且响应晶体管66的控制电极上的输入信号，流动穿过电流源70的电流在比较器50的非反相输入端子即输入端子18C上产生输入信号VKPM。图3是不出信号Vcxw^Vb'Dth、VM、Vkpmi、Vt和脉冲信号DUTY_10的时序图115。现参考图2和图3，在时间t0前，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压大致等于电压Vb且电容器68放电使端子18C上的电压大致等于端子18D上的电压。由于在时间tQ前电压Vkpm低于电压Votp,所以比较器50在输出端子54上产生逻辑低电压。当时间从时间h前的一个时间接近时间h时，电压Vkpmi接近电压Dth。响应在时间h处电压Votp升高并突破电压电平VM1，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子(S)。响应锁存器60的设置输入端子上的逻辑高电压，Q输出端子62即输出端子18G上的信号转变为逻辑高电压电平。应注意锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子上的信号充当传输至驱动电路12的输入端子的脉冲信号(DUTY_10)。输出端子62上的逻辑高电压开启晶体管106，该晶体管106将输入节点18E上的电压Vkpmi设置为大致等于电压Vt的电压。此外，锁存器60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70产生电流Ib，该电流Ib使电容器68充电使得输入端子18D即比较器50的非反相输入端子上的电压以大约1^(68伏/秒的速率升高，其中Ib为源自电流源70的电流且C68为电容器68的电容值。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约IB/C68的斜率的斜坡信号。在时间h处，电压Vtomp突破电压Vkpm的电压电平且在时间L后变为低于电SVM。响应电压Votp变为低于电压Vkpm和锁存器60的复位输入端子(R)上的逻辑高电压电平，在输出端子62上出现逻辑低电压电平，该逻辑低电压电平关闭晶体管106。电流源110作为电流It源，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压以大约It/C1(i8的速率下降，其中电流It为源自电流源110的电流且Cltl8为电容器108的电容值。因此，比较器52的非反相输入端子上的电压Vkpmi从大约时间h至大约时间h为大致恒定电压且从大约时间h至大约时间t2为斜坡信号,该斜坡信号具有大约It/C108的负斜率。应注意在时间h处出现在输出端子62上的脉冲信号DUTY_10转变为逻辑低电压电平且脉冲信号DUTY_10为逻辑高电压的持续时间与电压Vkpmi的恒定电压部分的持续时间大致相等。还应注意脉冲信号DUTY_10的周期大致等于电压信号Vkpmi的周期，即信号Vmii为大致恒定电压电平的时间与信号Vmn为斜坡的时间之和。信号Vkpmi的恒定电压部分的持续时间大致等于脉冲信号DUTY_10为逻辑高电压电平的持续时间且电压信号Vkpmi的斜坡部分的持续时间大致等于脉冲信号DUTY_10为逻辑低电压电平的持续时间。在时间h与t2之间，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入子上的电压Vkpm大致等于电压Vb且电容器68放电使输入端子18C上的电压大致等于输入端子18A上的电压。由于在h与t2之间电压Vkpm低于电压VOTP，所以比较器50在输出端子54上产生逻辑低电压。响应在时间t2处电压Votp升高且变为高于电压VM1，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子并导致Q输出端、子上的信号转变为逻辑高电压电平。如上所述，锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_10。输出端子62上的逻辑高电压开启晶体管106，该晶体管106将输入端子18E上的电压Vkpmi设置为大致等于电压Vt的电压。此外，输出端子62上的逻辑高电压导致锁存器 60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70作为电流Ib源，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压以大约Ib/C68伏/秒的速率升高，其中Ib为源自电流源70的电流且C68为电容器68的电容值。因此，约从时间t2开始，比较器50的非反相输入端子上的电压Vkpm为具有大约IB/C68的斜率的斜坡信号。在时间t3处，电压Votp变为低于电压VKPM。响应电压Vtomp变为低于电压Vkpm和锁存器60的复位输入端上的逻辑高电压电平，在输出端子62上出现逻辑低电压电平，该逻辑低电压电平关闭晶体管106。电流源110产生电流It，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压Vkpmi以大约IT/C■伏/秒的速率下降。因此，比较器52的反相输入端子上的电压Vkpmi从大约时间t2至大约时间t3为大致恒定电压且从大约时间t3至大约时间t4为斜坡信号，该斜坡信号具有IT/C1(I8的负斜率。应注意在时间t3处出现在输出端子62上的脉冲信号DUTY_10转变为逻辑低电压电平且脉冲信号DUTY_10为逻辑高电压的持续时间与电压Vkpmi的恒定电压部分的持续时间大致相等。还应注意脉冲信号DUTY_10的周期大致等于脉冲信号DUTY_10为逻辑高电压电平的时间与脉冲信号DUTY_10为逻辑低电压电平的时间之和。因此，脉冲信号DUTY_10的周期大致等于电压信号Vkpmi的周期，即信号Vkpmi为大致恒定电压电平的时间与信号Vkpmi为斜坡的时间之和。信号Vkpmi的恒定电压部分的持续时间大致等于脉冲信号DUTY_10为逻辑高电压电平的持续时间且电压信号Vkpmi的斜坡部分的持续时间大致等于脉冲信号DUTY_10为逻辑低电压电平的持续时间。在时间t3与t4之间，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68放电使输入端子18C上的电压Vkpm大致等于输入端子18A上的电压。由于在时间t3与t4之间电压Vkpm低于电压Votp,所以比较器50在输出端子54上产生逻辑低电压。响应在时间t4处电压Votp升高且变为高于电压电平VKPM1，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子并导致Q输出端子62上的信号转变为逻辑高电压电平。如上所述，锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子62上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_10。斜坡脉冲调制器18产生脉冲信号DUTY_10，该脉冲信号DUTY_10在与电压Vkpm的斜坡部分一致的时间内为逻辑高电压且在与电压Vkpmi的斜坡部分一致的时间内为逻辑低电压。例如，响应电压信号Vm从电压电平Vb开始上升，脉冲信号DUTY_10从逻辑低电压转变为逻辑高电压且响应电压信号Vkpmi从电压电平Vt开始下降，脉冲信号DUTY_10从逻辑高电压转变为逻辑低电压。因此，脉冲信号DUTY_10的频率根据电压信号Vm和Vmi的斜坡部分变化。图4是根据本发明的实施方案的斜坡脉冲调制电路150的电路示意图。应注意斜坡脉冲调制电路150的输入/输出构造可以与斜坡脉冲调制电路18的输入/输出构造相同。因此，可以用斜坡脉冲调制电路150取代斜坡脉冲调制电路18。还应注意，参考图I和图2描述的电压调节器10的运行还可应用于斜坡脉冲调制电路150取代斜坡脉冲调制电路18的实施方案。如参考图2所述，斜坡脉冲调制电路150包括比较器50和52、锁存器60、晶体管66和106、电容器68和108、二极管116、输入端子18A、18B、18C、18D、18E和18F和输入端子18G。此外，斜坡脉冲调制电路150包括连接在输出端子62与晶体管106的栅极之间的单稳态触发器(one shot) 152。电压源114耦合至输入端子18B ;电压源72连接至输入端子18D ;且电压源112连接至输入端子18F。输出端子18G连接至驱动电路12的输入端子(图I所示)。在运行时,输入信号VroMP、DTH、VB和Vt分别稱合至斜波脉冲调制器150的输入端子18A、18B、18D和18F(图I和图4所示)。电流源70连接在输入端子18D与18C之间(图4所示)且响应晶体管66的控制电极上的输入信号，流动穿过电流源70的电流在比较器50的非反相输入端子即输入端子18C上产生输入信号VKPM。图5是不出信号Vcxmp、Vb、Dth、VKPM、Vmi、Vt和脉冲信号DUTY 150的时序图155。现参考图4和图5，在时间、前，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压大致等于电压Vb且电容器68放电使端子18C上的电压Vkpm大致等于端子18D上的电压。由于在时间tQ前电压Vkpm低于电压Votp,所以比较器50在输出端子54上产生逻辑低电压。在时间tQ前，电压Vkpmi接近电压Dth。响应在时间h处电压Vtomp升高并突破信号Vmi的信号电平，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子。响应锁存器60的设置输入端子上的逻辑高电压，Q输出端子62即输出端子18G上的信号转变为逻辑高电压电平。应注意锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子上的信号充当传输至驱动电路12的输入端子的脉冲信号(DUTY_150)。输出端子62上的逻辑高电压电平出现在单稳态触发器152的输入端子上并触发单稳态触发器152。因此，在晶体管106的控制电极上出现逻辑高电压，开启晶体管106，该晶体管106将输入节点18E上的电压Vkpmi设置为大致等于电压Vt的电压。此外，锁存器60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70产生电流IB，该电流Ib使电容器68充电使得输入端子18D即比较器50的非反相输入端子上的电压以大约Ib/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约Ib/C68的斜率的斜坡信号。单稳态触发器152在晶体管106的控制电极上形成逻辑高电压达一个固定时间周期。此固定时间周期在时间^处结束。因此，在时间^处，单稳态触发器152回复至其稳定状态，关闭晶体管106。电流源110作为电流It源，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压以大约IT/C■伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Vkpmi从大约时间h至大约时间h为大致恒定电压且从大约时间h至大约时间t3为斜坡信号且具有IT/C1(I8的负斜率。脉冲信号DUTY_150的周期大致等于脉冲信号DUTY_150为逻辑高电压电平的时间与脉冲信号DUTY_150为逻辑低电压电平的时间之和。脉冲信号DUTY_150的周期大致等于电压信号Vkpmi的周期，即信号Vkpmi为大致恒定电压电平的时间与信号Vkpmi为斜坡信号的时间之和。在时间t2处，补偿信号Votp变为大致等于电压VKPM，导致比较器50在输出端54上产生逻辑高电压。响应输出端54上出现逻辑高电压，在锁存器60的输出端64上出现逻辑高电压且在锁存器60的输出端62上出现逻辑低电压。因此，脉冲信号DUTY_150转变为逻辑低电压电平。在时间t2与t3之间，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68放电使输入端子18C上的电压Vkpm大致等于输入端子18A上的电压。由于在时间t2与1:3之间电压Vkpm低于电压Votp，所以比较器50在输出端子54上产生逻辑低电压。响应在时间t3处电压Votp升高且变为高于电压VM1，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子并导致Q输出端子上的信号转变为逻辑高电压电平。如上所述，锁存器60的Q输出端子充当斜坡脉冲调制器18的输出端子18G且Q输出端子上的信号充当传输至驱动电路12的输入端子的脉冲信号 DUTY_150。输出端子62上的逻辑高电压电平出现在单稳态触发器152的输入端子上并触发单稳态触发器152。因此，在晶体管106的控制电极上出现逻辑高电压，开启晶体管106，该晶体管106将输入节点18E上的电压Vkpmi设置为大致等于电压Vt的电压。此外，锁存器60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70产生电流IB，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压Vkpm以大约Ib/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约Ib/C68的斜率的斜坡信号。单稳态触发器152在晶体管106的控制电极上形成逻辑高电压达一个固定时间周期。此固定时间周期在时间扒处结束。因此，在时间〖4处，单稳态触发器152回复至其稳定状态，关闭晶体管106。电流源110作为电流It源，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压Vkpmi以大约IT/C■伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Vkpmi从大约时间t3至大约时间t4为大致恒定电压且从大约时间t4至大约时间t6为斜坡信号，该斜坡信号具有IT/C1(I8的斜率。脉冲信号DUTY_150的周期大致等于脉冲信号DUTY_150为逻辑高电压电平的时间与脉冲信 号DUTY_150为逻辑低电压电平的时间之和。脉冲信号DUTY_150的周期大致等于电压信号Vepmi的周期，即信号Vkpmi为大致恒定电压电平的时间与信号Vkpmi为斜坡信号的时间之和。在时间t5处，补偿信号Votp变为大致等于电压VKPM，导致比较器50在输出端54上产生逻辑高电压。响应输出端54上出现逻辑高电压，在锁存器60的输出端64上出现逻辑高电压且在锁存器60的输出端62上出现逻辑低电压。因此，脉冲信号DUTY_150转变为逻辑低电压电平。在时间t5与t6之间，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压大致等于电压Vb且电容器68放电使输入端子18C上的电压Vkpm大致等于输入端子18A上的电压。由于在时间t5与t6之间电压Vkpm低于电压Votp,所以比较器50在输出端子54上产生逻辑低电压。响应在时间t6处电压Votp升高且变为高于电压VM1，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子并导致Q输出端子上的信号转变为逻辑高电压电平。图6是在不连续传导模式(DCM)模式中运行的脉冲斜坡调制器18的时序图120。在运行时，输入信号Dth、Vb、Vkpm、Vmi和Vt分别出现在脉冲斜波调制器18的输入端子18A、18B、18D、18C、18E和18F (图I和图2所示)。电流源70连接在输入端子18D与18C之间(图I和图2所示)。响应晶体管66的控制电极上的输入信号，流动穿过电流源70的电流作为电流Ib源且响应电流Ib在比较器50的非反相输入端子即输入端子18C上出现信号VM。电流源110连接在输入端子18E与18F之间且响应晶体管106的控制电极上的输入信号，电流源110作为电流It源，该电流It用于在比较器52的反相输入端子即输入端子18E上产生电压信号VKPM1。图6是示出信号Votp、Vb、Dth、VM、Vkpmi、Vt和脉冲信号DUTY_10的时序图。现参考图I和图2，在时间h前，在锁存器60的输出端子64即Qbar输出端子上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端子上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68充电至大致等于电压Vb的电压。由于在时间h前电压Vkpm低于电压Votp,所以比较器50在输出端子64上产生逻辑低电压。当时间从时间h前的一个时间接近时间h时，将电压Vkpmi钳位为电压电平Dth。响应在时间t0处电压Vtomp升高并突破电压电平Dth，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子并导致Q输出端子62即输出端子18G上的信号转变为逻辑高电压电平。应注意锁存器60的Q输出端子62充当斜波脉冲调制器18的输出端子18G且Q输出端子62上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_10。输出端子62上的逻辑高电压开启晶体管106，该晶体管106将输入端子18E上的电压Vkpmi设置为大致等于电压Vt的电压。此外，锁存器60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70作为电流Ib源，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压Vkpm以大约IB/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约IB/C68的斜率的斜坡信 号。在时间h处，电压Vtomp突破电压Vkpm的电压电平且在时间L后变为低于电SVM。响应电压Votp变为低于电压Vkpm和锁存器60的设置输入端子上的逻辑低电压电平，在输出端子62上出现逻辑低电压电平，该逻辑低电压电平关闭晶体管106。电流源110作为电流It源，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压Vkpmi以大约1T/C1(I8伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Vepm1从大约时间h至大约时间ti为大致恒定电压；从大约时间ti至大约时间t2为斜坡信号，该斜坡信号具有It/C1(i8的负斜率；且从大约时间t2至大约时间t3为大致恒定电压信号。在时间h处，出现在输出端子62上的脉冲信号DUTY_10转变为逻辑低电压电平。脉冲信号DUTY_10为逻辑高电压的持续时间大致等于电压Vkpm的斜坡部分的持续时间。脉冲信号DUTY_10为逻辑低电压的持续时间大致等于电压Vkpmi的斜坡部分的时间与电压Vkpmi为电压电平Dth的时间之和。在时间h与t2之间，在锁存器60的输出端子64即Qbar输出端上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端子62上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68充电至大致等于电压Vb的电压。由于在时间h与t2之间电压Vkpm低于电压Dth,所以比较器50在输出端子54上产生逻辑低电压。响应在时间t3处电压Votp升高并突破电压电平Dth，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子。响应锁存器60的设置输入端子上的逻辑高电压，Q输出端子62上的信号转变为逻辑高电压电平。因此，脉冲信号DUTY_10转变为逻辑高电压电平。如上所述，锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子62上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_10。响应在时间t2处电压Vkpmi下降且变为低于电压Dth,二极管116开启，将电压Vmn钳位为大致等于电压Dth的电压。应注意将电压Vkpmi钳位为大致等于电压Dth减去跨二极管116的电压的电压电平。从约时间丨2至约时间t3，电流源110作为电流It源，该电流It使电容器108放电。在约时间t3处，比较器52的反相输入端上的电压变为低于其非反向输入端上的电压，导致比较器52在输出端56上产生逻辑高电压。响应逻辑高电压，锁存器60在输出端62上产生逻辑高电压，该逻辑高电压开启晶体管106并导致电压Vkpmi转变为电压电平Vt。此外，锁存器60在输出端64上产生逻辑低电压，该逻辑低电压关闭晶体管66。响应晶体管66关闭，电流源70作为电流Ib源，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压Vkpm以大约IB/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约IB/C68的斜率的斜坡信号。图7是在不连续传导模式(DCM)模式中运行的脉冲斜坡调制器102的时序图130。在运行时，输入信号V。-、Dth, Vb、Vkpm和VKPM1、Vt分别出现在脉冲斜坡调制器18的输入端子18A、18B、18D、18C、18E和18F上(图I和图2所示)。电流源70连接在输入端子18D与18C之间。响应晶体管66的控制电极上的输入信号，流动穿过电流源70的电流作为电流Ib源且响应电流Ib在比较器50的非反相输入端子即输入端子18C上出现信号VKPM。电流源110连接在输入端子18E与18F之间且响应晶体管106的控制电极上的输入信号，电流源110作为电流It源，该电流It用于在比较器52的反相输入端子即输入端子18E上产生电压信号Vkpmi。图7是示出信号VOTP、VB、Dth、Vm、Vepmi, Vt和脉冲信号DUTY_150的时序图。在时间h前，在锁存器60的输出端子64即Qbar输出端上出现逻辑高 电压电平且在锁存器60的输出端子62即Q输出端子上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68充电至大致等于电压Vb的电压。由于在时间tQ前电压Vb低于电压Votp,所以比较器50在输出端子64上产生逻辑低电压。当时间从时间h前的一个时间接近时间h时，将电压Vmi钳位为电压电平Dth。响应在时间h处电压Vtomp升高并突破电压电平Dth，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子。响应锁存器60的设置输入端子上的逻辑高电压，Q输出端子62即输出端子18G上的信号转变为逻辑高电压电平。应注意锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子62上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_150。输出端子62上的逻辑高电压触发单稳态触发器152，该单稳态触发器152开启晶体管106达预定的周期，将输入端子18E上的电压Vkpmi设置为大致等于电压Vt的电压。应注意在假设单稳态触发器152的持续时间与时间h与t3之间的时间相比非常短的情况下绘制时序图130。因此，图7所示的信号Vkpmi表现为从时间h开始下降。并未针对图5作出此假设。此外，输出端子62上的逻辑高电压导致锁存器60在输出端子64上产生逻辑低电压，该逻辑低电压关闭晶体管66。电流源70作为电流Ib源，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压Vkpm以大约IB/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有IB/C68的斜率的斜坡信号。在时间h处，电压Vtomp突破电压Vkpm的电压电平且在时间L后变为低于电&VM。响应电压Votp变为低于电压Vkpm和锁存器60的设置输入端子上的逻辑低电压电平，在输出端子62上出现逻辑低电压电平，该逻辑低电压电平关闭晶体管106。电流源110作为电流It源，该电流It使电容器108充电使得输入端子18E即比较器52的反相输入端子上的电压％ 以大约IT/C二伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Vkpmi从大约时间h至大约时间t2为斜坡信号，该斜坡信号具有大约IT/C1(I8的负斜率，且从大约时间t2至大约时间t3为大致恒定电压信号。在时间h处，出现在输出端子62上的脉冲信号DUTY_150转变为逻辑低电压电平。脉冲信号DUTY_150为逻辑高电压的持续时间大致等于电压Vm的斜坡部分的持续时间。脉冲信号DUTY_150为逻辑低电压的持续时间大致等于电压Vmn的斜坡部分的时间与电压Vkpmi为电压电平Dth的时间之和。在时间tQ与t2之间，在锁存器60的输出端子64即Qbar输出端子上出现逻辑高电压电平且在锁存器60的输出端子62即Q输出端子62上出现逻辑低电压电平。输出端子64上的逻辑高电压电平出现在晶体管66的栅极端子上并开启晶体管66。因此，输入端子18C即比较器50的非反相输入端子上的电压Vkpm大致等于电压Vb且电容器68充电至大致等于电压Vb的电压。由于在h与t2之间电压Vkpm低于电压Vtomp,所以比较器50在输出端子54上产生逻辑低电压。响应在时间t3处电压Votp升高并突破电压电平Dth，比较器52在其输出端上产生逻辑高电压，该信号经由输出端子56输送至锁存器60的设置输入端子。响应锁存器60的设置输入端子上的逻辑高电压，Q输出端子62上的信号转变为逻辑高电压电平。如上所述，锁存器60的Q输出端子62充当斜坡脉冲调制器18的输出端子18G且Q输出端子62上的信号充当传输至驱动电路12的输入端子的脉冲信号DUTY_150。响应在时间t2处电压Vkpmi下降且变低至电压Dth，二极管116开启，将电SVmi钳位为大致等于电压Dth的电压。应注意将电压Vkpmi钳位为大致等于电压Dth减去跨二极管116的电压的电压电平。从约时间t2至约时间t3，电流源110作为电流It源，该电流It使电容器108放电。在约时间t3处，比较器52的反相输入端上的电压变为低于其非反向输入端上的电压，导致比较器52在输出端56上产生逻辑高电压。响应逻辑高电压，锁存器60在输出端62上产生逻辑高电压，该逻辑高电压开启晶体管106并导致电压Vkpmi转变为电压电平Vt。此外，锁存器60在输出端64上产生逻辑低电压，该逻辑低电压关闭晶体管66。响应晶体管66关闭，电流源70作为电流Ib源，该电流Ib使电容器68充电使得输入端子18C即比较器50的非反相输入端子上的电压Vkpm以大约IB/C68伏/秒的速率升高。因此，比较器50的非反相输入端子上的电压Vkpm为具有大约IB/C68的斜率的斜坡信号。
响应在时序图115 (图3)、120 (图6)、130 (图7)中的时间&处和在时序图155 (图
5)中的时间t2处电压Vtomp变为大致等于信号Vm，信号Vkpm复位为其最小值。响应电压Votp变为大致等于信号Vkpmi，信号Vkpm升高且信号Vkpmi设置为其最大值。这抑制信号Votp再次触发开启信号且藉此抑制双脉冲的产生。图8是根据本发明的实施方案的电压调节器200的电路示意图。与电压调节器10相同，电压调节器200包括驱动电路12、切换装置14和16、补偿电路20、感应器22、加法器21、电流感测电路26、负载电容器28和负载30。电压调节器200包括恒定导通时间(COT)调制器202而非如图I所示的脉冲斜坡调制器。恒定导通时间调制器202具有输入端子202A、202B、202C、202D和202E和输出端子202F。类似于图I所示的斜波脉冲调制器18，恒定导通时间调制器202被构造来响应补偿信号运行并产生脉冲信号DUTY_200。因此，电压调节器200的构造类似于电压调节器10的构造。图9是根据本发明的实施方案的恒定导通时间调制器202的电路示意图。恒定导通时间调制器202包括比较器52，该比较器52具有非反相输入端子、反相输入端子和输出端子56。比较器52的反相输入端子经过耦合用于接收恒定导通时间调制信号Voti且非反相输入端子经过耦合用于接收补偿信号VroMP。比较器52的非反相输入端子充当输入端子202A。输出端子56连接至锁存器60的设置输入端子。锁存器60的Q输出端子62透过恒定导通时间反馈网络204连接至锁存器60的复位输入端子。恒定导通时间反馈网络204具有输入端子206和输出端子208，其中输入端子206连接至锁存器60的输出端子62。输出端子208连接至锁存器60的复位输入端子，其中该连接形成输入端子202C。例如，恒定导通时间反馈网络204可由耦合至定时器的单稳态触发器组成，其中输入端子206充当单稳态触发器的输入端子且输出端子208充当定时器的输出端子。此外，锁存器60的Q输出端子62连接至晶体管256，该晶体管256具有控制电极和一对载流电极。例如，控制电极为栅极电极或栅极端子且载流电极包括源极电极或端子和漏极电极或端子。晶体管256的源极端子通常连接至电容器258的端子和比较器52的反相输入端子以形成可充当输入端子202E的节点。在比较器52的反相输入端子上出现恒定导通时间调制信号VeOT1。晶体管256的漏极端子连接至电容器258的另一个端子以形成可充当输入端子202D的节点。电流源206连接在输入端子202E与202D之间且电压源112连接至输入端子202D。晶体管256、电容器258和电流源260可称作斜坡产生电路261。二极管262具有连接至输入端子202E的阴极和充当输入端子202B的阳极。电压源114耦合至输入端子202B。电压源112提供电压Vt且电压源114提供电压Dth。锁存器60的输出端子62、恒定导通时间反馈网络204的输入端子206和晶体管256的栅极电极形成输出端子202F，该输出端子202F连接至驱动电路12的输入端子(图8所示)。
在运行时,输入信号Vcxmp f禹合至输入端子202A且电压Vcxm形成在恒定导通时间调制器202的端子202E上(图8和图9所示)。图10是一个时序图212，其示出信号VOTP、Dth、出现在输入端子202C上的脉冲信号COTm、出现在输入端子202E上的信号Vam和出现在输出端子202F上的脉冲信号DUTY_200。现参考图9和图10，在时间tQ前，电SVotp低于电压Vron ；电压Voti接近电压电平Dth ;且输出端62上的电压为逻辑低电压电平。因此，晶体管256关闭。响应在时间tQ处补偿信号Vtomp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_200转变为逻辑高电压电平。输出端62上的逻辑高电压出现在晶体管256的栅极电极上并开启晶体管256，导致电压Vron转变为电压电平Vt。在约时间&处，输出端62上的逻辑高电压触发恒定导通时间调制器204的单稳态触发器，该单稳态触发器产生脉冲信号C0TaK。响应输入端202C上的脉冲信号COTm,锁存器60在输出端62上产生逻辑低输出信号。输出端62上的逻辑低输出电压关闭晶体管256。电流源260作为电流It源，该电流It使电容器258充电使得输入端子202E即比较器52的反相输入端子上的电压Vam以大约IT/C258伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Vam从大约时间h至大约时间h为大致恒定电压且从大约时间h至大约时间t2为斜坡信号，该斜坡信号具有IT/C258的负斜率，其中It为源自电流源260的电流且C258为电容器258的电容值。在时间&处，出现在输出端子62上的脉冲信号DUTY_200转变为逻辑低电压电平。脉冲信号DUTY_200为逻辑高电压的持续时间大致等于电压Voti的恒定电压部分的持续时间。为逻辑低电压的脉冲信号DUTY_200的持续时间大致等于电压Vam的斜坡部分。应注意在假设单稳态触发器的持续时间与时间h与t2之间的时间相比非常短的情况下绘制时序图212。因此，图10所示的信号Voti表现为从时间h开始下降。在时间t2处且响应补偿信号Votp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_200转变为逻辑高电压电平。输出端62上的逻辑高电压出现在晶体管256的栅极电极上并开启晶体管256，导致电压Vron转变为电压电平Vt。在约时间t3处，输出端62上的逻辑高电压触发恒定导通时间调制器204的单稳态触发器，该单稳态触发器产生脉冲信号C0TaK。响应输入端202C上的脉冲信号COTm,锁存器60在输出端62上产生逻辑低输出信号。输出端62上的逻辑低输出电压关闭晶体管256。电流源260作为电流It源，该电流It使电容器258充电使得输入端子202E即比较器52的反相输入端子上的电压Vam以大约IT/C258伏/秒的速率下降。因此，比较器52的非反相输入端子上的电压Voti从大约时间t2至大约时间t3为大致恒定电压且从大约时间t3至大约时间t4为斜坡信号，该斜坡信号具有IT/C258的负斜率。在时间t3处，出现在输出端子62上的脉冲信号DUTY_200转变为逻辑低电压电平。脉冲信号DUTY_200为逻辑高电压的持续时间大致等于电压Voti的恒定电压部分的持续时间。为逻辑低电压的脉冲信号DUTY_200的持续时间大致等于电压Voti的斜坡部分。在时间t4处且响应补偿信号Votp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_200转变为逻辑高电压电平。输出端62上的逻辑高电压出现在晶体管256的栅极电极上并开启晶体管256，导致电压Vron转变为电压电平Vt。图11是根据本发明的实施方案的恒定导通时间调制器300的电路示意图。应注意恒定导通时间调制器300的输入/输出构造可以与恒定导通时间调制器202的输入/输出构造相同。因此，可以用 恒定导通时间调制器300取代恒定导通时间调制器202。还应注意参考图8描述的电压调节器200的运行还可应用于恒定导通时间调制器300取代恒定导通时间调制器202的实施方案。如参考图9所述，恒定导通时间调制器300包括比较器52、锁存器60、恒定导通时间调节器204、晶体管256、电容器258和二极管262。此外，恒定导通时间调制器300包括连接在输出端子62与晶体管256的栅极之间的单稳态触发器302。电压源112连接至输入端子202D ;电压源114连接至输入端子2028 ;且电流源260连接在输入端子202E与202D之间。输出端子202F连接至驱动电路12的输入端子(图4所示)。在运行时,输入信号Vcxmp f禹合至输入端子202A且电压Vcmt2形成在恒定导通时间调制器202的端子202E上(图8和图11所示)。图12是一个时序图300，其示出信号VOTP、Dth、出现在输入端子202C上的脉冲信号COTm、出现在输入端子202E上的斜坡信号Vcqt2和出现在输出端子202F上的脉冲信号DUTY_300。现参考图11和图12，在时间tQ前，电压Vcomp低于电压Vtot2,电压Vcmt2接近电压电平Dth且输出端62上的电压为逻辑低电压电平。因此，晶体管256关闭。响应在时间h处补偿信号Vtomp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_300转变为逻辑高电压电平。输出端子62上的逻辑高电压电平出现在单稳态触发器302的输入端子上并触发单稳态触发器302。因此，在晶体管256的控制电极上出现逻辑高电压，开启晶体管256，该晶体管256将输入节点202E上的电压Vot2设置为大致等于电压Vt的电压。单稳态触发器302在晶体管106的控制电极上形成逻辑高电压达一个固定时间周期。此固定时间周期在时间^处结束。因此，在时间^处，单稳态触发器302回复至其稳定状态，关闭晶体管106。电流源260作为电流It源，该电流It使电容器258充电使得输入端子202E即比较器52的反相输入端子上的电压以大约IT/C258伏/秒的速率降低。因此，比较器52的非反相输入端子上的电压Voti从大约时间h至大约时间h为大致恒定电压且从大约时间h至大约时间t3为斜坡信号且具有IT/C1(I8的负斜率。在约时间t2处，输出端62上的逻辑高电压触发恒定导通时间调制器204的单稳态触发器，该单稳态触发器产生脉冲信号C0Tm。响应输入端202C上的脉冲信号COTm,锁存器60在输出端62上产生逻辑低输出信号。因此，在时间t2处，脉冲信号DUTY_300转变为逻辑低电压电平。比较器52的非反相输入端子上的电压Vot2从大约时间h至大约时间
为大致恒定电压且从大约时间h至大约时间t3为斜坡信号，该斜坡信号具有IT/C258的负斜率。响应在时间t3处补偿信号Votp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_300转变为逻辑高电压电平。输出端子62上的逻辑高电压电平出现在单稳态触发器302的输入端子上并触发单稳态触发器302。因此，在晶体管256的控制电极上出现逻辑高电压，开启晶体管256，该晶体管256将输入节点202E上的电压Vot2设置为大致等于电压Vt的电压。单稳态触发器302在晶体管106的控制电极上形成逻辑高电压达一个固定时间周期。此固定时间周期在时间t4处结束。因此，在时间t4处， 单稳态触发器302回复至其稳定状态，关闭晶体管106。电流源260作为电流It源，该电流It使电容器258充电使得输入端子202E即比较器52的反相输入端子上的电压以大约IT/C258伏/秒的速率降低。因此，比较器52的非反相输入端子上的电压Vot2从大约时间t3至大约时间t4为大致恒定电压且从大约时间h至大约时间t4为斜坡信号且具有IT/C1(I8的负斜率。在约时间t5处，输出端62上的逻辑高电压触发恒定导通时间调制器204的单稳态触发器，该单稳态触发器产生脉冲信号C0Tm。响应输入端202C上的脉冲信号COTm,锁存器60在输出端62上产生逻辑低输出信号。因此，在时间t5处，脉冲信号DUTY_300转变为逻辑低电压电平。比较器52的非反相输入端子上的电压Vot2从大约时间t3至大约时间t4为大致恒定电压且从大约时间t4至大约时间t6为斜坡信号，该斜坡信号具有IT/C258的负斜率。响应在时间t6处补偿信号Votp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_300转变为逻辑高电压电平。输出端子62上的逻辑高电压电平出现在单稳态触发器302的输入端子上并触发单稳态触发器302。因此，在晶体管256的控制电极上出现逻辑高电压，开启晶体管256，该晶体管256将输入节点202E上的电压Vot2设置为大致等于电压Vt的电压。单稳态触发器302在晶体管106的控制电极上形成逻辑高电压达一个固定时间周期。此固定时间周期在时间t7处结束。因此，在时间t7处，单稳态触发器302回复至其稳定状态，关闭晶体管106。电流源260作为电流It源，该电流It使电容器258充电使得输入端子202E即比较器52的反相输入端子上的电压以大约IT/C258伏/秒的速率降低。因此，比较器52的非反相输入端子上的电压Vot2从大约时间t6至大约时间t7为大致恒定电压且从大约时间t7开始为斜坡信号。图13是在不连续传导模式(DCM)中运行的脉冲斜坡调制器202的时序图350。该运行类似于参考图9和图10描述的恒定导通时间调制器202的运行，除在时序图350中的时间t2处二极管262开启并将信号Vtot2钳位为电压电平Dth外。响应于信号，Vcot2变为低于电压Dth。应了解可将信号Vot2钳位为大致等于低于电压Dth的二极管电压降的电压。类似于图10的时序图212中所示的运行，响应在时间t2处补偿信号Votp大致等于电压Dth，比较器52在输出端56上产生逻辑高电压，通过锁存器60将该逻辑高电压锁存至输出端62。因此，脉冲信号DUTY_200转变为逻辑高电压电平。输出端62上的逻辑高电压出现在晶体管256的栅极电极上并开启晶体管256，导致电压Voti转变为电压电平VT。图14是在不连续传导模式(DCM)中运行的脉冲斜坡调制器300的时序图400。该运行类似于参考图11和图12描述的脉冲斜坡调制器300的运行，除响应脉冲信号DUTY_300转变为逻辑高状态，信号Vot2转变为电压电平Vt且开始以IT/C258伏/秒的速率下降外。应注意在假设单稳态触发器302的持续时间与时间h与t3之间的时间相比非常短的情况下绘制时序图400。因此，图14所示的信号Vot2表现为从时间h处开始下降。到此应了解已提供一种切换电源控制器和一种控制切换电源的方法。根据本发明的实施方案的优点在于其减轻由切换电源内的信号延迟和相位滞后产生的稳定性问题。此夕卜，其减轻系统内的分谐波振荡的效果。另一个优点在于在轻负载条件下切换电源可在较低切换频率下运行。
虽然本文中已公开特定实施方案，但是本发明并不旨在受限于所公开的实施方案。本领域的技术人员了解可不脱离本发明的精神的情况下进行修改和变化。本发明旨在涵盖属于随附权利要求书范围内的所有这些修改和变化。
权利要求
1.一种用于控制切换电源的方法，其包括 产生补偿信号； 响应于将所述补偿信号与第一信号作比较而产生第一比较信号，所述第一信号具有斜坡部分和大致恒定部分； 响应于将所述补偿信号与第二信号作比较而产生第二比较信号，所述第二信号具有斜坡部分和大致恒定部分；和 根据所述第一比较信号和所述第二比较信号产生脉冲信号。
2.根据权利要求I所述的方法，其中产生所述补偿信号包括 感测电流； 响应于已感测到所述电流而产生第一电压信号； 产生第二电压信号； 通过将所述第一电压信号与所述第二电压信号求和而产生求和信号；和 响应于将所述求和信号与第三电压信号作比较而产生所述补偿信号。
3.根据权利要求I所述的方法，其中所述第一信号的所述斜坡部分具有正斜率且所述第二信号的所述斜坡部分具有负斜率。
4.根据权利要求I所述的方法，还包括响应于所述补偿信号等于或超过第一电压而产生所述第一信号的所述斜坡部分。
5.根据权利要求I所述的方法，还包括响应于所述补偿信号变为至少等于所述第一信号的所述斜坡部分而产生所述第二信号的所述斜坡部分。
6.根据权利要求I所述的方法，还包括响应于所述第二信号下降至等于或低于第一电压电平的电压而将所述第二信号钳位为所述第一电压电平。
7.根据权利要求6所述的方法，还包括响应于所述脉冲信号转变为逻辑低电压电平而产生所述第二信号的所述斜坡部分。
8.根据权利要求7所述的方法，其中产生所述第二信号的所述斜坡部分包括 关闭第一晶体管；和 使第一电容器充电。
9.根据权利要求8所述的方法，其中产生所述第一信号的所述斜坡部分包括 关闭第二晶体管；和 使第二电容器充电。
10.根据权利要求6所述的方法，其中将所述第二信号钳位为所述第一电压电平包括开启晶体管。
11.根据权利要求6所述的方法，还包括响应于所述补偿信号变为至少等于所述第一信号的所述斜坡部分而将所述第一信号设置为第二电压电平。
12.根据权利要求I所述的方法，还包括响应于所述脉冲信号转变为逻辑低电压电平而将所述第二信号设置为第二电压电平。
13.根据权利要求I所述的方法，其中根据所述第一比较信号和第二比较信号产生所述脉冲信号包括锁存所述第一比较信号和所述第二比较信号中的至少一个。
14.根据权利要求I所述的方法，还包括响应于触发单稳态触发器而产生所述第二信号的所述斜坡部分。
15.一种用于控制切换电源的方法，其包括 产生补偿信号； 响应于将所述补偿信号与第一信号作比较而在锁存器的第一输入端处产生比较信号，所述第一信号具有斜坡部分和第一大致恒定部分； 在所述锁存器的第二输入端处产生脉冲信号；和 响应于所述脉冲信号而产生所述第一信号的所述斜坡部分。
16.根据权利要求15所述的方法，还包括通过下列步骤而产生所述第一信号的所述斜坡部分 关闭晶体管；和 使电容器充电。
17.根据权利要求15所述的方法，还包括响应于所述比较信号通过将所述第一信号钳位为第一电平而产生所述第一信号的所述第一大致恒定部分。
18.根据权利要求15所述的方法，还包括响应于触发单稳态触发器而产生所述第一信号的所述斜坡部分。
19.根据权利要求15所述的方法，其中所述第一信号还包括第二大致恒定部分，所述第二大致恒定部分响应于所述补偿信号与第一电压电平大致相同而产生。
20.一种切换电源控制器，其包括 第一比较器，其具有第一输入端、第二输入端和输出端； 第一斜坡产生电路，其具有第一输入端、第二输入端和输出端，所述输出端I禹合至所述第一比较器的所述第一输入端； 第二比较器，其具有第一输入端、第二输入端和输出端，所述第二比较器的所述第一输入端耦合至所述第一比较器的所述第二输入端； 第二斜坡产生电路，其具有第一输入端、第二输入端和输出端，所述输出端I禹合至所述第二比较器的所述第二输入端；和 锁存器，其具有第一输入端、第二输入端和第一输出端，所述第一斜坡产生电路的所述输出端耦合至所述锁存器的所述第一输入端，且所述第二斜坡产生电路的所述输出端耦合至所述锁存器的所述第二输入端。
21.根据权利要求20所述的切换电源控制器，其中所述第一斜坡产生电路包括 第一晶体管，其具有控制电极、第一载流电极和第二载流电极； 第一电容器，其具有分别耦合至所述第一晶体管的所述第一载流电极和所述第二载流电极的第一端子和第二端子；和 第一电流源，其具有耦合至所述第一晶体管的所述第一载流电极和所述第二载流电极的第一载流电极和第二载流电极。
22.根据权利要求21所述的切换电源控制器，其中所述第二斜坡产生电路包括 第二晶体管，其具有控制电极、第一载流电极和第二载流电极； 第二电容器，其具有分别耦合至所述第二晶体管的所述第一载流电极和所述第二载流电极的第一端子和第二端子；和 第二电流源，其具有耦合至所述第二晶体管的所述第一载流电极和所述第二载流电极的第一载流电极和第二载流电极。
23.根据权利要求20所述的切换电源控制器，还包括单稳态触发器，所述单稳态触发器耦合在所述锁存器的所述输出端与所述第二斜坡产生电路的所述第一输入端之间。
24.一种切换电源控制器，其包括 比较器，其具有第一输入端、第二输入端和输出端； 斜坡产生电路，其具有第一输入端、第二输入端和输出端，所述斜坡产生电路的所述输出端耦合至所述比较器的所述第一输入端； 锁存器，其具有第一输入端、第二输入端和第一输出端，所述斜坡产生电路的所述输出端耦合至所述锁存器的所述第一输入端；和 恒定导通时间反馈网络，其具有耦合至所述锁存器的所述第一输出端的输入端和耦合至所述锁存器的所述第二输入端的输出端。
25.根据权利要求24所述的切换电源控制器，还包括单稳态触发器，所述单稳态触发器耦合在所述锁存器的所述第一输出端与所述斜坡产生电路的所述第一输入端之间。
26.根据权利要求24所述的切换电源控制器，其中所述斜坡产生电路包括 晶体管，其具有控制电极、第一载流电极和第二载流电极； 电容器，其具有分别耦合至所述晶体管的所述第一载流电极和所述第二载流电极的第一端子和第二端子；和 电流源，其具有耦合至所述晶体管的所述第一载流电极和所述第二载流电极的第一载流电极和第二载流电极。
全文摘要
本发明涉及产生信号的方法及其结构。根据实施方案，一种调制器包括比较器和斜坡产生电路。响应将第一输入信号与补偿信号作比较而产生第一比较信号。响应将第二输入信号与所述补偿信号作比较而产生第二比较信号。响应所述第一比较信号而产生第一锁存信号且响应所述第二比较信号而产生第二锁存信号。
文档编号H03K7/00GK102629864SQ20121002455
公开日2012年8月8日 申请日期2012年2月6日 优先权日2011年2月7日
发明者K·李 申请人:半导体元件工业有限责任公司