专利名称：具有阻抗控制的驱动器的制作方法
技术领域：
本发明涉及集成电路领域，尤其涉及驱动器电路。
背景技术：
集成电路(IC)通常包括实现IC设计成要执行的各种操作的核心电路、把来自核心电路的输出信号驱动至外部电路的驱动器电路及从外 部电路接收输入信号并且把接收到的信号提供给核心电路的接收器电路。驱动器和接收器电路缓冲并隔离核心电路与外部电路，由此处理在外部通信中一般涉及到的较大的负载、较高的电流、较高的电压噪声，等
坐寸o在有些实施方式中，会需要驱动器电路提供指定的输出阻抗。例如，对于作为エ业标准接ロ的一部分的信号，可能需要驱动器电路提供由该标准指定的输出阻杭。可以要求输出阻抗是跨一定范围的エ艺条件、温度条件和电源电压条件在指定容限内的指定值。
发明内容
集成电路(IC)可以配置成经驱动器向外部设备(例如，存储器)传送信号。每个驱动器可以包括关于彼此并联排列的多个驱动器电路。每个驱动器电路又可以包括多个驱动器子电路。基于例如由外部设备给出的负载和/或外部设备的设计、IC与外部设备之间的互连、终端的存在与否等，控制电路可以提供启用个别驱动器电路的信号，以得到选定的驱动器强度(或者，等效地，选定的驱动器阻杭)。控制电路还可以提供启用或者禁用ー个或多个驱动器电路中个别子电路的阻抗控制信号，由此控制每个这种驱动器电路的输出阻杭，来解决エ艺、温度和电源电压中的变化。在有些实施方式中，驱动器电路可以包括第一子电路，该第一子电路具有第一上拉晶体管、在第一节点耦接到所述第一上拉晶体管的第一下拉晶体管和耦接在所述第一节点与输出焊盘(pad)或引脚之间的第一电阻器。所述驱动器电路还可以包括第二子电路，该第二子电路具有第二上拉晶体管、在第二节点耦接到所述第二上拉晶体管的第二下拉晶体管和耦接在所述第二节点与同一输出焊盘或引脚之间的第二电阻器。附加地或者作为替代，所述驱动器电路可以包括几个其它类似配置的子电路。通过选择性地启用驱动器电路中的子电路，可以在经子电路的并联组合可获的粒度(granularity)内实现(或者至少近似)用于驱动器电路的期望的输出阻杭。在某些实施方式中，第一电阻器的电阻可以与第二电阻器的电阻不同。例如，跨相同驱动器电路的各个子电路，电阻器可以设计成具有“ニ进制加权”，使得第二电阻器的尺寸大约是第一电阻器的两倍，第三电阻器的尺寸大约是第二电阻器的两倍(而且大约是第一电阻器的四倍)，以此类推。而且，每个子电路可以配置成使得每个电阻器提供该子电路的大约80%的输出阻抗，而且上拉和下拉晶体管中的每ー个提供剰余的20%。在有些实施方式中，(耦接到输出焊盘或引脚的)外部设备的负载中和/或IC运行条件(例如，温度、加工速度、电压，等等)中的变化可以提示控制电路发出阻抗控制信号，该信号启用或者禁用个别驱动器子电路，从而維持期望的输出阻杭。在其它实施方式中，ー种方法可以包括确定具有多个驱动器电路的接ロ电路的可编程驱动强度；以及至少部分地基于所述可编程驱动强度启用所述驱动器电路的ー个子集。该方法还可以包括至少部分地基于所述接ロ电路的运行条件，来设置所启用的驱动器电路的子集中的一个或多个驱动器子电路的阻抗。在有些情况下，调整阻抗可以包括启用驱动器电路中的一个或多个驱动器子电路的不同的一些上拉或下拉晶体管。此外，启用不同的一些上拉或下拉晶体管可以包括对于相同的信号独立地启用每个驱动器电路中不同个数的上拉和下拉晶体管。
以下具体描述參考附图，现在简单地对附图进行说明。图I是根据一些实施方式的集成电路和外部设备的框图。图2是根据一些实施方式的驱动器的框图。图3是根据一些实施方式的包括多个驱动器电路的主驱动器电路的框图。图4是根据一些实施方式的包括多个驱动器子电路的驱动器电路的电路图。图5是根据一些实施方式的方法的流程图。图6是根据一些实施方式的系统的框图。尽管本发明可以进行各种修改和备选形式，但是其特定实施方式在附图中作为例子示出并将在此具体描述。然而，应当理解，附图和对其的具体描述不是要把本发明限定到所公开的特定形式，相反，本发明是要覆盖属于由所附权利要求定义的本发明主g与范围的所有修改、等同物和备选方案。在此所使用的标题仅仅是为了组织的目的，而不是意味着要用于限制描述的范围。如贯穿本申请所使用的，措辞“可以”是在允许的意义上(即，意味着有可能)使用的，而不是在強制的意义上(即，意味着必须)使用的。类似地，措辞“包括”意味着包括但不限干。各种单元、电路或其它部件可以描述为“配置成”执行ー个任务或者多个任务。在这种背景下，“配置成”是结构的广义叙述，通常意味着“具有”在运行过程中执行ー个或多个任务的“电路系統”。如此，即使当単元/电路/部件当前不开启吋，该单元/电路/部件也可以配置成执行任务。总的来说，构成对应干“配置成”的结构的电路系统可以包括硬件电路。类似地，为了描述的方便，各种单元/电路/部件可以描述成执行ー个任务或者多个任务。这种描述应当解释为包括短语“配置成”。对配置成执行ー个或多个任务的単元/电
路/部件的引述是要明确地不援引35 U.S.C. §112，f 6对单元/电路/部件的解释。
具体实施例方式MM现在转向图I，示出了根据ー些实施方式的集成电路(IC)100和外部设备120的框图。集成电路100包括输出引脚或焊盘190，设备120 (例如，经集成电路100和外部设备120可以安装到其的板上的导体，经连接器线缆，等等)耦接到输出引脚或焊盘190190。集成电路100的驱动器设备140也连接到输出焊盘190。集成电路100还包括核心电路160，该核心电路160又包括耦接到驱动器电路140的控制电路180。集成电路100还包括耦接到输出引脚190的静电放电(ESD)保护电路130。在有些实施方式中，控制电路180可以向驱动器电路140提供一个或多个驱动信号、驱动强度选择信号、阻抗控制信号和/或參考电压。驱动器电路140可以耦接成从控制电路180接收ー个或多个驱动信号，而且可以配置成驱动其在引脚190的输出为“高”(“上拉”)或者“低”(“下拉”)，以便允许集成电路100与外部设备120通信。通常，驱动信号可以看作是在高状态(“上拉”)或者低状态(“下拉”)中断言(assert),而且在另一种状态(即三态(tristated)”)下解除断言(deassert)。在有些实施方式中，当放置在“三态”配置中时，驱动器电路140可能不能有效地驱动其输出。如所例示的，驱动器电路140在输出引脚190接收用于与外部设备120通信的电源电压Vm，而且为核心电路160提供电源电压V。，。为外部 设备120也提供Vra。还为集成电路100提供了 Vss (例如，地)，V10和Vcot6电压以Vss作为參照。在有些情况下，在运行过程中，Vm可以比Vmm电压高。例如，在低功率应用中，Vm可以是大约I. 2伏。在其它情况下，Vra可以是大约3. 3伏，而Vcot6可以是大约1.8伏(或者更小，例如I. I伏或者甚至小于I伏)。尽管图I例示了外部设备120具有与驱动器电路140相同的电源电压(VM)，但是其它实施方式可以让设备120和驱动器电路140具有不同的电源电压。此外，在有些实施方式中，用于核心电路160的Vss电压可以与提供给驱动器电路140的Vss不同。核心电路160以Vcot6电源电压工作，因而由核心电路160生成的驱动信号通常在Vss和VeOTe之间摆动。驱动器电路140可以接收这些驱动信号，并把输出190驱动至Viq(响应于上拉信号的断言)或者Vss(响应于下拉信号的断言)。在有些实施方式中，控制电路180可以包括一个或多个电平移位器，以便移位提供给驱动器电路140的信号。例如，上拉信号可以被移位，使得其在Vm和比Vss高的电压之间摆动。电平移位可以用于控制驱动器电路140中的晶体管，跨晶体管的端子不会有超过规范的电压降。在这种实施方式中，控制电路180还可以耦接成接收Vra电压，如图I中所例示的。然而，在其它实施方式中，电平移位器电路可以包括在驱动器电路140中，而且控制电路180可以不耦接成接收Viq电压。在还有其它实施方式中，Vm和Vcot6可以相等，因而可以不需要电平移位。控制电路180配置成控制驱动器电路140。例如，控制电路180可以是可编程的(例如，在寄存器中)，以便上拉、下拉或者三态化驱动器电路140的输出。软件可以写寄存器，以便驱动这些期望的值。附加地或者作为替代，控制电路180可以根据用于外部设备120的接ロ规范自动地控制驱动器电路140的输出。而且，控制电路180可以为驱动器电路140生成參考电压(未示出)。例如，这种參考电压可以包括Vcot6，或者可以从Vcot6生成(例如，利用带隙发生器，等等)。在有些实施方式中，输出引脚190可以是连接到任何外部设备并由软件控制的通用I/O (GPIO)引脚。尽管输出引脚190在图I中明确地例示为单个引脚，但也可以有集成电路100的耦接到设备120的多个输出引脚，并且/或者可以有其它设备耦接到的附加引脚。输出引脚190可以是输入/输出引脚(例如，如果接收器电路也耦接到该输出引脚)，而且还可以有输入引脚，附加的接收器电路耦接到该输入引脚。类似于驱动器电路140的其它驱动器电路可以用于引脚，在该引脚上，用于通信的电压是Vm电压。其它引脚可以使用Vcot6电压来通信，因而可以根据期望使用不同类型的驱动器电路。在有些情况下，驱动器电路160可以用在集成电路100中，例如，如果集成电路100在核心电路160中支持多个电压域。而且，在有些实施方式中，外部设备120可以集成到集成电路100中；但是可以在核心电路160及其Vcore电压域外面。核心电路160通常可以包括实现集成电路100设计成要执行的各种逻辑操作的电路。例如，如果设计包括一个或多个处理器，那么核心电路160就可以包括实现处理器操作(例如，取指令、解码、执行和结果写，等等)的电路。在各种实施方式中，这种处理器可以包括通用处理器和/或图形处理器。例如，如果设计包括到外围接ロ的桥，那么核心电路160就可以包括实现桥接操作的电路。如果设计包括其它的通信特征，例如包接ロ、网络接ロ，等等，那么核心电路160就可以包括实现对应特征的电路。集成电路100通常可以设计成提供任何的操作集合。通常，核心电路160可以包括以下ー个或多个的任意组合存储器阵列、组合逻辑器、状态机、触发器(flop)、寄存器、其它的定时存储设备、定制的逻辑电路，等
坐 寸o在有些实施方式中，图I中所示的系统可以用在微处理器、微控制器、存储器、片上系统(SoC)、专用集成电路(ASIC)-或者任何其它类型的数字或模拟IC以及微机电系统(MEMS)中。例如，在一种实施方式中，IC 100可以是存储器接ロ，而外部设备120可以是存储器。可以包括利用在此所述技术设计的ー个或多个IC的电子设备的例子包括但不限于台式计算机、膝上型计算机、平板设备、网络设备、移动电话、个人数字助理(PDA)、全球定位系统(GPS)、电子书阅读器、电视机、视频游戏控制台、电子控制単元、设备，或者任何其它的电子设备。驱动器电路现在转向图2，绘出了根据ー些实施方式的驱动器电路140的框图。如所例示的，驱动器电路140耦接成接收ー个或多个驱动信号210、驱动强度选择信号220和阻抗控制信号230。这些信号通常可以由预驱动器逻辑电路240处理，而且一个或多个处理后的信号250可以传递到主驱动器电路260。然后，主驱动器电路260在输出引脚或者焊盘190处提供输出。在有些实施方式中，预驱动器逻辑电路240可以包括处理和/或调整输入信号210-230的逻辑门(例如，AND、0R、N0T、X0R、XN0R)，以便产生一个或多个处理后的信号250，处理后的信号250启用和/或重新配置主驱动器260中的一个或多个驱动器电路和/或子电路。图3示出了根据ー些实施方式的主驱动器260的框图。如前所述，主驱动器260从预驱动器逻辑电路240接收处理后的信号250。主驱动器260可以包括任何合适数量的驱动器电路300-320。在有些实施方式中，驱动器电路300-320在并联配置下彼此耦接。相应地，驱动器电路300-320的各种组合可以提供可编程的驱动强度。例如，一旦被预驱动器逻辑电路240处理成处理后的信号250，驱动强度选择信号220就可以确定驱动器电路300-320中哪些被启用以提供特定的驱动强度。在ー种例示性而非限制性的实施方式中，主驱动器260包括六(6)个驱动器电路300-320，每个驱动器电路都具有大致相同的阻抗(例如，240 Q )，并且提供三个可选择的驱动强度(例如，60 Q、48 Q和40Q)。在运行过程中，当六个驱动器电路中的四(4)个被启用吋，主驱动器260的驱动强度是60 Q。与其它四个驱动器电路并联地添加第五个驱动器电路得到48 Q的被选驱动強度。而且，添加第六个驱动器电路产生40 Q的被选驱动強度。以这种方式，主驱动器260的驱动强度可以通过利用驱动强度选择信号220由控制电路180来选择。除了提供可编程的驱动强度，主驱动器260中的驱动器电路还可以提供阻抗调整/控制，如以下更具体描述的。即，尽管驱动强度控制可以编程到被选的期望驱动强度，但是响应于该编程强度获得的实际驱动强度可能由于半导体制造エ艺、运行温度和运行电压中的变化而改变。主驱动器260且尤其是每个驱动器电路300-320可以支持阻抗控制，以便在各种运行条件下调整实际的阻杭。阳.杭调糖现在转向图4，绘出了根据ー些实施方式的主驱动器2 60中的驱动器电路(例如，驱动器电路300-320中的ー个)的电路图。其它驱动器电路300-320可以是类似的。如所例示的，驱动器电路300包括并联耦接的驱动器子电路400a-z。子电路400a_z中的每ー个都配置成接收ー对信号并向输出引脚190提供输出。如所例示的，子电路400a-z中的每ー个都包括上拉晶体管(410a_z)、在一个节点处耦接到上拉晶体管的下拉晶体管(420a_z)及耦接在所述节点与输出焊盘190之间的电阻器(430a-z)。通常，驱动器电路300可以包括任意数量的子电路400a-z。例如，在有些实施方式中，驱动器电路300包括四(4 )个这种子电路。如所例示的，上拉晶体管410a_z是p型金属氧化物半导体(PMOS)晶体管，下拉晶体管420a-z是n型MOS (NMOS)晶体管，而电阻器430a_z是多晶硅电阻器。在有些实施方式中，多晶硅电阻器430a-z的大小可以设置成大致为最小半导体特征或者尺寸的10倍，从而避免エ艺变化并支持当前的密度約束。因而，多晶硅电阻器430a-z可以抵抗由于用来制造集成电路100的半导体制造エ艺中的变化而造成的变化。在其它实施方式中，可以使用其它类型的获得如在此所述的类似功能性的半导体器件。例如，代替多晶硅电阻器，子电路400a-z中的一个或多个可以包括扩散电阻器、离子注入电阻器或者薄膜电阻器。此外，晶体管410a_z和420a_z可以包括任何合适类型的晶体管，包括例如场效应晶体管、金属氧化物半导体晶体管，等等。仍然參考图4，只要驱动器电路300被启用并且有效地驱动，子电路400a的基位(base bit)上拉信号或者基位下拉信号中的至少ー个就被导通。具体而言，当基位上拉信号和基位下拉信号都为0时，上拉晶体管410a导通，而下拉晶体管420a截止-S卩，子电路400a正在“上拉”。当基位上拉信号和基位下拉信号两者都为I吋，上拉晶体管410a截止，而下拉晶体管420a导通-S卩，子电路400a正在“下拉”。另ー方面，如果基位上拉信号为I而基位下拉信号为0，则上拉晶体管410a和下拉晶体管420a两者都截止-S卩，子电路400a处于“三态”。响应于由主驱动器260接收到的阻抗控制信号，补充上拉和下拉信号可以输入到驱动器电路300的其它子电路400b-z中。例如，子电路400a的上拉晶体管410a与电阻器430a的结果串联电阻可以配置成在特定的运行条件下(例如，处理速度、电阻、电压、温度或者其组合)得到指定的输出阻杭。而且，上拉晶体管410b与电阻器430b的串联电阻可以配置成使得，当子电路400b与子电路400a并联启用时，驱动器电路300在输出190处产生不同的输出阻杭。在有些实施方式中，电阻器430a_z中的每ー个都具有大约为其各自的上拉或下拉晶体管410a_z和420a_z的电阻4倍大的电阻。换句话说，电阻器430a可以设计成使得其负责电阻器430a与上拉晶体管410a的组合和/或电阻器430a与下拉晶体管420a的组合的串联电阻的大约80%。此外，在有些实施方式中，电阻器430a-z可以利用“ニ进制加权”(例如，lx、2x、4x、8x、16x,等等)来设计。例如，电阻器430b可以具有大约为电阻器430a的电阻两倍大的电阻，电阻器430c (未示出)可以具有大约为电阻器430a的电阻四倍大(为电阻器430b的电阻两倍大)的电阻，电阻器430d (未不出)可以具有大约为电阻器430a的电阻八倍大(为电阻器430c的电阻两倍大和电阻器430b的电阻四倍大)的电阻，以此类推。附加地或者作为替代，子电路400a-z可以设计成使得每个子电路(在上拉和/或下拉配置中)的串联电阻都关于其它的(例如，前面的)子电路按ニ进制加权。通过子电路400a_z的各种组合，由驱动器300给出的阻抗可调，以便对由驱动器300提供的阻抗中的变化进行调整。在任何给定的时间点，子电路400 a-z的配置都可以考虑当前的运行温度和电压，因而由驱动器300 (从根本上讲是由主驱动器260)提供的阻抗可以被调整，以便追踪驱动器的期望的输出阻杭。參考图5，示出了根据ー些实施方式的用于阻抗控制的方法。在510，该方法可以产生、接收或者以别的方式确定可编程的驱动强度信号。在有些实施方式中，ー个或多个驱动强度信号220可以使主驱动器电路的多个驱动器电路300-320參与运行。在一种非限制性例子中，如果每个驱动器电路300-320都提供大约240 Q的输出阻抗而且期望主驱动器电路提供60 Q的驱动强度，那么驱动强度选择信号220将启用彼此并联的四(4)个驱动器电路。在有些实施方式中，控制电路180中的校准电路(未示出)可以确定在特定情形下选择哪个驱动強度。例如，60Q的驱动强度可能适合于特定的一组运行条件或者由外部设备120给出的特定负载。当这些运行条件或者负载随时间而改变时，该校准电路可以确定更合适的驱动强度现在是例如48Q。由此，控制电路180可以发布另ー个或者不同的驱动強度选择信号220，该信号启用与前四(4)个电路并联的第五驱动器电路，由此得到期望的48 Q驱动强度。在有些情况下，控制电路180自己可以是受控的软件，通过以可编程的方式改变主驱动器260的驱动强度来允许其响应于负载或运行条件中的这些变化。在520，该方法可以例如基于初始运行条件启用驱动器电路300-320中特定的一些。然而，一般来说，可编程的驱动强度可以假定每个驱动器电路300-320都能够提供固定的输出阻杭。因此，为了确保主驱动器电路260維持大致为期望的固定输出阻抗的相对恒定的输出阻杭，(除了提供如上所讨论的驱动强度信号外，)控制电路180还可以提供确定在给定时间启用每个驱动器电路300-320中哪些子电路(400a-z)的阻抗控制信号230。在530，当被预驱动器逻辑240处理之后，这些阻抗控制信号向主驱动器260的子电路400a_z提供补充阻抗控制上拉和下拉信号对250。在540，该方法可以确定是否存在暗示或者要求阻抗应被调整或修改的运行条件的变化。例如，输出190处的运行条件可能已经改变(例如，温度升高或降低，电源电压升高或降低，等等)。如果有，则控制电路180可以提供修改后的阻抗控制信号230，该信号230修改哪个驱动器电路300-320中的哪些子电路400a-z应当启用。具体而言，软件可以周期性地执行(例如，大约每秒钟一次或者每几秒钟一次)，以便检测温度变化并修改阻抗控制，来针对温度变化进行调整。因为两个或者更多个子电路的串联电阻彼此不同(例如，ニ进制加权)，所以，在经子电路400a-z的各种并联组合可能的粒度内，对于确保每个驱动器电路300-320維持大致恒定的输出阻抗，控制电路180具有相当的灵活性，并因此使得主驱动器260能够在运行条件变化时提供被选的驱动强度。在某些实施方式中，控制电路180可以配置成提供对于相同的驱动信号210为每个子电路400a-z独立地启用不同数量的上拉和下拉晶体管的阻抗控制信号230。例如，控制电路180可以确定对于驱动信号210的上拉部分启用驱动器电路(例如，300)的三个子电路(例如，400a_c)，但对于该驱动信号的下拉部分只启用同一驱动器电路的两个子电路(例如，400a和400b)。例如，可以使用对不同数量的上拉和下拉晶体管的选择，来补偿每个子电路400a_z中各个晶体管410a_z和420a_z的制造中的变化。如图I中所示，关于可能发生在引脚190上的ESD事件，ESD 保护电路130可以为IC 100提供主要的ESD保护。而且，多晶硅电阻器430a-z也可以提供补充的ESD保护，在ESD保护电路130耗散ESD事件的能量时保护对应的晶体管410a-z和420a_z。例示件系统在有些实施方式中，系统可以结合以上所述集成电路的实施方式。现在转向图6，示出了这种系统的框图。如所例示的，系统600包括集成电路100的至少ー个实例。在有些实施方式中，集成电路100可以是片上系统(SoC)或者专用集成电路(ASIC)，包括核心电路160、控制电路180、驱动器电路140等的ー个或多个实例。集成电路100耦接到一个或多个外围设备630和外部存储器620，其中外围设备630和外部存储器620都是外部设备120的例子。例如，集成电路100可以包括一个用于把信号传送到外部存储器620的驱动器和另ー个用于把信号传送到外围设备630的驱动器。还提供了电源610，把电源电压提供给集成电路100及把ー个或多个电源电压提供给存储器620和/或外围设备630。在有些实施方式，可以包括集成电路100的多于ー个实例(而且也可以包括多于ー个外部存储器620)。依赖于系统600的类型，外围设备630可以包括任何期望的电路。例如，在ー种实施方式中，系统600可以是移动设备(例如，个人数字助理(PDA)、智能电话，等等)，而外围设备630可以包括用于各种类型的无线通信(例如，wi-Fi 、Bluetooth (蓝牙)、蜂窝式、全球定位系统，等等)的设备。外围设备630还可以包括附加的储存器，包括RAM储存器、固态储存器或者盘储存器。外围设备630可以包括用户接ロ设备，例如包括触摸显示屏或者多点触摸显示屏的显示屏，键盘或者其它输入设备、传声器、扬声器，等等。在其它实施方式中，系统600可以是任何类型的计算系统(例如，台式和膝上型计算机、平板计算机、网络设备、移动电话、个人数字助理、电子书阅读器、电视机和游戏控制台)。外部存储器620可以包括任何类型的存储器。例如，外部存储器620可以包括SRAM、非易失性RAM (NVRAM,例如“闪速”存储器)和/或动态RAM (DRAM),例如同步DRAM(SDRAM)、双倍数据速率(DDR、DDR2、DDR3，等等)SDRAM'RambuS* DRAM，等等。外部存储器620可以包括存储器设备安装到的一个或多个存储器模块，例如单列直插式(singleinline)存储模块(SIMM)、双列直插式(double inline)存储模块(DIMM)，等等。一旦完全理解了以上公开内容，各种变化和修改对于本领域技术人员来说都将变得显而易见。以下权利要求是要解释为包含所有这种变化和修改。
权利要求
1.一种驱动器电路，包括 第一上拉晶体管； 第一下拉晶体管，其在第一节点处耦接到所述第一上拉晶体管； 第一电阻器，耦接在所述第一节点与输出焊盘之间； 第二上拉晶体管； 第二下拉晶体管，其在第二节点处耦接到所述第二上拉晶体管；及 第二电阻器，耦接在所述第二节点与所述输出焊盘之间。
2.如权利要求I所述的驱动器电路，其中，所述第一和第二上拉晶体管是P型晶体管，所述第一和第二下拉晶体管是η型晶体管，而所述第一和第二电阻器是多晶硅电阻器。
3.如权利要求I所述的驱动器电路，其中，所述第一电阻器的第一电阻与所述第二电阻器的第二电阻不同。
4.如权利要求3所述的驱动器电路，其中，所述第二电阻大约是所述第一电阻的两倍大。
5.如权利要求I所述的驱动器电路，其中，所述第一电阻器具有大约为所述第一上拉晶体管或者第一下拉晶体管的电阻4倍大的电阻。
6.如权利要求I所述的驱动器电路，其中，所述第一上拉晶体管和所述第一电阻器的第一串联电阻配置成在第一电路条件下产生指定的输出阻抗。
7.如权利要求6所述的驱动器电路，其中，与所述第一串联电阻并联的所述第二上拉晶体管和所述第二电阻器的第二串联电阻配置成在与所述第一电路条件不同的第二电路条件下维持所述指定的输出阻抗。
8.如权利要求I所述的驱动器电路，还包括 第三上拉晶体管，其在第三节点处耦接到第三下拉晶体管；以及 第三电阻器，其耦接在所述第三节点与所述输出焊盘之间。
9.如权利要求8所述的驱动器电路，其中，所述第三电阻器的第三电阻大约是所述第二电阻器的第二电阻的两倍，而且大约是所述第一电阻器的第一电阻的四倍。
10.一种集成电路，包括 控制电路，其配置成生成控制信号 '及 多个驱动器电路，其耦接到所述控制电路，其中所述多个驱动器电路中的每一个都配置成接收所述控制信号中对应的一个或多个，所述多个驱动器电路中的每一个都包括多个子电路，而且所述多个子电路中的每一个都包括 在第一节点处耦接到第一下拉晶体管的第一上拉晶体管，以及耦接在所述第一节点与输出焊盘之间的第一电阻器；及 在第二节点处耦接到第二下拉晶体管的第二上拉晶体管，以及耦接在所述第二节点与所述输出焊盘之间的第二电阻器。
11.如权利要求10所述的集成电路，其中，所述控制电路配置成生成一个或多个所述控制信号，来启用给定驱动器电路内的所述多个驱动器子电路中选定的一些，并控制所述给定驱动器电路的阻抗。
12.如权利要求11所述的集成电路，其中，所述控制电路配置成生成一个或多个所述控制信号，来启用所述多个驱动器电路中选定的一些，并控制所述多个驱动器电路的驱动强度。
13.如权利要求11所述的集成电路，其中，所述第一电阻器的第一电阻与所述第二电阻器的第二电阻不同。
14.一种方法,包括 确定具有多个驱动器电路的接口电路的可编程驱动强度； 至少部分地基于所述可编程驱动强度来启用所述多个驱动器电路的子集；及 至少部分地基于所述接口电路的运行条件，设置所启用的驱动器电路子集中的一个或多个驱动器电路的阻抗，其中每个驱动器电路都包括在第一节点处耦接到第一下拉晶体管的第一上拉晶体管和耦接在所述第一节点与输出焊盘之间的第一电阻器；及在第二节点处耦接到第二下拉晶体管的第二上拉晶体管和耦接在所述第二节点与所述输出焊盘之间的第二电阻器。
15.如权利要求14所述的方法，其中设置一个或多个驱动器电路的阻抗包括 启用所述第一上拉晶体管和所述第二上拉晶体管中的一个或多个；及 启用所述第一下拉晶体管和所述第二下拉晶体管中的一个或多个。
16.如权利要求14所述的方法，还包括至少部分地基于运行条件的变化来调整所述一个或多个驱动器电路的阻抗。
17.如权利要求16所述的方法，其中调整阻抗包括启用包括所述第一和第二上拉晶体管及所述第一和第二下拉晶体管在内的多个上拉或下拉晶体管中不同的一些。
18.—种设备,包括 用于确定具有多个驱动器电路的接口电路的可编程驱动强度的装置； 用于至少部分地基于所述可编程驱动强度来启用所述多个驱动器电路的子集的装置；及 用于至少部分地基于所述接口电路的运行条件，设置所启用的驱动器电路子集中的一个或多个驱动器电路的阻抗的装置，其中每个驱动器电路都包括在第一节点处耦接到第一下拉晶体管的第一上拉晶体管和耦接在所述第一节点与输出焊盘之间的第一电阻器；及在第二节点处耦接到第二下拉晶体管的第二上拉晶体管和耦接在所述第二节点与所述输出焊盘之间的第二电阻器。
19.如权利要求18所述的设备，其中所述用于至少部分地基于所述接口电路的运行条件来设置所启用的驱动器电路子集中的一个或多个驱动器电路的阻抗的装置包括 用于启用所述第一上拉晶体管和所述第二上拉晶体管中的一个或多个的装置；及 用于启用所述第一下拉晶体管和所述第二下拉晶体管中的一个或多个的装置。
20.如权利要求18所述的设备，还包括用于至少部分地基于运行条件的变化来调整所述一个或多个驱动器电路的阻抗的装置。
21.如权利要求20所述的设备，其中所述用于至少部分地基于运行条件的变化来调整所述一个或多个驱动器电路的阻抗的装置包括用于启用包括所述第一和第二上拉晶体管及所述第一和第二下拉晶体管在内的多个上拉或下拉晶体管中不同的一些的装置。
全文摘要
一种集成电路(IC)可以配置成经驱动器向外部设备(例如，存储器)传送信号。驱动器可以包括关于彼此并联排列的多个驱动器电路。每个驱动器电路又可以包括多个驱动器子电路。例如，基于由外部设备给出的负载和/或IC的运行条件，控制电路可以提供启用个别驱动器电路以便得到所选驱动强度的信号。控制电路还可以提供启用或者禁用一个或多个驱动器电路中个别子电路的阻抗控制信号，由此控制每个这种驱动器电路的输出阻抗。
文档编号H03H7/40GK102769442SQ20121013587
公开日2012年11月7日 申请日期2012年5月4日 优先权日2011年5月5日
发明者格莱格里·S·斯柯特, 温森特·R·万卡纳尔 申请人:苹果公司