专利名称：半导体电路的制作方法
技术领域：
本发明是有关于ー种半导体电路，且特别有关于ー种具有电感之半导体电路。
背景技术：
锁相回路(phase locked loop, PLL)通常用于产生高频信号的电路,其所产生的频率恰好为參考信号之频率的倍数。在具有锁相回路的应用中，透过输出信号的相位可追踪參考信号的相位，因此称为锁相回路。例如，锁相回路可应用于无线接收器或发送器之频率合成器，用以产生本地振荡信号(local oscillator signal)。本地振荡信号通常为稳定、低噪声以及具有温度补偿的參考信号。在其他例子中，锁相回路亦可应用于数字通讯是统的频率回复或是磁盘驱动读取信道(disk-drive read-channel)中。锁相回路中通常会使用电感、电容以及输入/输出组件以形成回路滤波器，用以 滤除噪声。然，电容越大，则电容所占的面积也越大。且对由先进CMOS制程所产生的半导 体电路而言，由于物理结构的关系，縮小芯片内电感以及输入/输出组件的面积是困难的。于是，半导体电路的电路面积会受限于电感以及输入/输出组件等。
发明内容
有鉴于此，需要提供一种能够減少芯片面积的半导体电路。本发明提供一种半导体电路。该半导体电路包括一金属层，用以形成一电感组件；一传导层，设置于该金属层的下方；以及一半导体组件，设置于该传导层的下方，其中该半导体组件耦接于该电感组件。再者，本发明提供另ー种半导体电路。上述半导体电路包括一金属层，用以形成一电感组件；一第一传导层，设置于上述金属层的下方；一第二传导层，设置于上述第一传导层的下方；以及一半导体组件，设置于上述第二传导层的下方，其中上述半导体组件耦接于上述电感组件。再者，本发明提供另ー种半导体电路。该半导体电路包括一电感组件，设置于一金属层；一半导体组件，设置于该金属层的下方，其中该半导体组件耦接于该电感组件；一參考单元，设置于该电感组件以及该半导体组件之间，用以当该电感组件以及该半导体组件工作时，形成ー屏蔽或是于该电感组件以及该半导体组件之间提供參考。本发明通过设置传导层以及半导体组件在电感下方，使得传导层以及半导体组件在芯片中所占用的全部区域可以减少。
图I是根据本发明ー实施例所述的锁相回路；图2是根据本发明ー实施例所述的滤波単元；图3是根据本发明另一实施例所述的滤波単元；图4A是ー滤波单元之控制信号的频谱；
图4B是图3中滤波单元的控制信号的频谱；图5是根据本发明ー实施例所述的滤波単元的示意图；图6是图5中滤波单元之波德图的模拟结果；图7是根据本发明另一实施例所述的滤波単元的示意图；图8是根据本发明ー实施例所述的锁相回路的半导体电路的透视图；以及图9是根据本发明另一实施例所述的锁相回路的半导体电路的透视图。
具体实施例方式在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领域的技·术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”是ー个开放式的用语，因此应解释成“包含但不限定干”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可以直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接至第二装置。实施例图I是根据本发明ー实施例所述的锁相回路(phase locked loop,PLL)100。锁相回路100包括相位/频率侦测器10、滤波单元20、控制振荡器(controlled oscillator)30以及除频器40。相位/频率侦测器10会接收具有參考频率fREF之參考信号Skef以及来自除频器40之除频信号SDIV，井根据參考信号Skef以及除频信号Sdiv之间相位/频率的差异而产生相位差信号SDiff。在一实施例中，相位/频率侦测器10更包括电荷泵(charge pump),用以产生相位差信号Slliff。滤波单元20耦接于相位/频率侦测器10，其中滤波单元20可对相位差信号Slliff进行滤波，以产生控制信号Sem。具有可变频率能力之控制振荡器30耦接于滤波単元20，其中控制振荡器30会根据控制信号Sem来产生具有所需周期性频率ら。之输出信号Sffit;(即振荡信号)。此外，控制振荡器30可以是包括电感电容槽(LC tank)的电压控制振荡器(voltage controlled 08。;111310!',050或是数字控制振荡器((118；^3117controlled oscillator, DSC)。除频器40稱接于控制振荡器30以及相位/频率侦测器10之间，其中除频器40会对输出信号Sree进行除频，以产生除频信号SDIV。在图I中，周期性频率ら。是參考频率fKEF的倍数。因此，參考突波(spur)的产生是因为相位/频率侦测器10的相位差信号Slliff会持续地以參考频率fKEF来进行更新所引起。图2是根据本发明ー实施例所述的滤波单元200。滤波单元200包括具有特定频率特性的高频滤波器50。高频滤波器50会提供ー极点(pole)，其能对出现在相位差信号Slliff中之參考频率fKEF的谐波(harmonics)进行衰减。于是，剩余在控制信号Sem中之參考频率fKEF的谐波亦会被衰减。图3是根据本发明另一实施例所述的滤波单元300。相较于图2之滤波单元200，滤波单元300更包括耦接于高频滤波器50以及图I之控制振荡器30之间的低通滤波器60。在滤波单元300中，高频滤波器50会提供ー极点，来对出现在相位差信号Slliff中之參考频率fKEF的谐波进行衰减，以便产生信号SF至低通滤波器60。低通滤波器60对信号SF进行滤波，以产生控制信号Sem。因此，滤波単元300会降低容易引起发生在图I中锁相回路100之输出信号Sm上不想要之突波的频率成分。第4A及4B图是频谱上的改善，其由图3之高频滤波器50所提供。图4A是ー滤波単元之控制信号Sem的频谱，其中该滤波单元仅包括一低通滤波器(例如图3之低通滤波器60)。图4B是图3中滤波单元300之控制信号Scm的频谱。如图所显示，出现在图4B之控制信号Sem上之參考频率fKEF的谐波是小于图4A的谐波。因此，对图I的锁相回路100而言，出现在输出信号Srec上之不想要的突波(其频率位于输出信号Sosc之频率附近)，可以被參考频率fKEF之较低位准的谐波所衰减。图5是根据本发明ー实施例所述的滤波单元400的示意图。滤波单元400包括高频滤波器410以及低通滤波器420。高频滤波器410为三阶滤波器，其包括三电阻Rl、R2与R3以及三电容Cl、C2与C3。电阻Rl耦接于滤波单元400之输入端以及节点NI之间。电阻R2耦接于节点NI以及节点N2之间。电阻R3耦接于节点N2以及节点N3之间。电容Cl耦接于节点NI以及接地端GND之间、电容C2耦接于节点N2以及接地端GND之间、以及电容C3耦接于节点N3以及接地端GND之间。此外，低通滤波器420包括两电阻R4与R5以及三电容C4、C5与C6。电容C4耦接于节点N3以及接地端GND之间。电阻R4耦接于节点N3以及电容C5之间，而电容C5耦接于电阻R4以及接地端GND之间。电阻R5耦接于节点N3以及滤波单元400的输出端之间。电容C6耦接于滤波单元400的输出端以及接地端GND之间。在滤波单元400中，高频滤波器410设置在低通滤波器420之电阻R4与R5以及电容C5与C6之前,因此滤波单元400之单位增益(unit gain)频率以及相位边际(PhaseMargin)会与低通滤波器420相同。图6是图5中滤波单元400之波德图(Bode diagram)的模拟结果。曲线SI是表示低通滤波器420的传递函数(transfer function),而曲线S2是表示结合了低通滤波器420以及高频滤波器410之滤波单元400的传递函数。同时參考图5及图6，高频滤波器410提供一个极点以将參考频率fKEF的谐波衰减掉。再者，由于该极点很远，因此对滤波単元400之传递函数的带宽以及相位边际的影响并不明显。图7是根据本发明另一实施例所述的滤波单元500的示意图。在滤波单元500中，高频滤波器510设置在低通滤波器520中。例如，相较于图5之滤波单元400的电容C4，滤波单元500的电容C4设置在滤波单元500的输入端以及接地端GND之间，即在高频滤波器510之前。同样地，高频滤波器510设置在低通滤波器520的电阻R4和R5以及电容C5与C6之前，因此滤波単元500之单位增益频率以及相位边际会由低通滤波器520所決定。再參考图3，低通滤波器60可以是具有数兆赫带宽之传统回路滤波器(loopfilter)，用以滤除噪声。一般而言，回路滤波器由输入/输出组件所组成，以避免漏电流，且回路滤波器通常会包括至少ー电容。回路滤波器的等效电容值越大，则会使得锁相回路的带宽(bandwidth)越窄且相位边际越大。同时，回路滤波器的电容越大，则电容所占的面积也越大。对由先进CMOS制程所产生的半导体电路而言，由于物理结构的关系，縮小芯片内电感以及输入/输出组件的面积是困难的。于是，半导体电路的电路面积会受限于电感以及输入/输出组件等。图8是根据本发明ー实施例所述的锁相回路(例如图I之锁相回路100)之半导体电路600的透视图，其中该锁相回路设置于集成电路内。在半导体电路600中，金属层LM会形成锁相回路中振荡器(例如图I之控制振荡器30)的电感组件。传导层LS I设置于金属层LM以及另一传导层LS2之间，其中传导层LSl是用来对由金属层LM所形成的电感组件提供參考(信号)，例如交流(AC)接地。在一实施例中，传导层LSl包括图案接地屏蔽(pattern ground shield, PGS),用以改善电感组件的质量因子(quality factor, Q)。一般而言，电感的质量因子越高，则越会接近理想电感的行为。传导层LS2设置于传导层LS I以及半导体组件LD之间，其中传导层LS2是用来对半导体组件LD提供參考(信号)，例如交流接地。在此实施例中，半导体组件LD可以是锁相回路内的任何组件或是电路，例如锁相回路内回路滤波器的电容(例如图3的低通滤波器60)。举例来说，对锁相回路而言，回路滤波器在布局上是部分重迭于振荡器。因此，半导体组件LD可电性连接于由金属层LM所形成的电感。在一实施例中，传导层LS2可以是图案接地屏蔽或是正常接地面。在一实施例中，集成电路的供应电压(例如VDD或VSS)或是预定电压(例如共同电压或是參考电压)可应用在传导层LSl和/或传导层LS2。
图9是根据本发明另一实施例所述的锁相回路(例如图I之锁相回路100)之半导体电路700的透视图，其中该锁相回路设置于集成电路内。在半导体电路700中，金属层LM会形成锁相回路内振荡器(例如图I之控制振荡器30)的电感。传导层LS设置于金属层LM以及半导体组件LD之间。举例来说，当电感组件以及半导体组件LD工作吋，传导层LS可形成屏蔽或是在由金属层LM所形成之电感以及半导体组件LD之间提供參考电位。在此实施例中，传导层LS是用以对由金属层LM所形成之电感组件、半导体组件LD或是两者提供交流接地。同样地，半导体组件LD可以是锁相回路内的任何组件或是电路，例如在锁相回路中回路滤波器的电容(例如图3的低通滤波器60)。举例来说，对锁相回路而言，回路滤波器在布局上是部分重迭于振荡器。因此，半导体组件LD可电性连接于由金属层LM所形成的电感。在一实施例中，传导层LS包括图案接地屏蔽，用以改善由金属层LM所形成之电感的品质因子(Q值)。在另ー实施例中，集成电路的供应电压(例如VDD或VSS)或是预定电压(例如共同电压或是參考电压)可应用在传导层LS。在一方面，通过设置锁相回路的低通滤波器(例如回路滤波器)或是其他电路在该锁相回路之振荡器的电感下方，则锁相回路在芯片中所占用的全部区域可以減少。另一方面，设置在低通滤波器之前并可提供一极点的高频滤波器被使用，以便对由该锁相回路之參考信号所引起的谐波进行衰减，其中该极点是大于參考信号的频率并小于振荡信号的频率，即该极点是被设定在锁相回路的输入及输出频率之间。欲被输入至低通滤波器之參考信号的谐波会被衰减，于是由电感以及设置在电感下方之低通滤波器之间电磁感应所引起之杂散I禹合(spurious coupling)以及质量因子(Q值)的降低会減少。此外，由杂散I禹合所引起的谐波亦会在锁相回路之输出信号被衰减。设置在锁相回路之图8的半导体电路600或是图9的半导体电路700仅是作为例子来描述，然其并非用以限定本发明之任何可能的应用或是变化。例如，图8之半导体电路600或是图9之半导体电路700可以被设置在集成电路内有使用到至少ー电感或是ー变压器(transformer)之电路，以节省集成电路的布局面积。
权利要求
1.一种半导体电路,包括 一金属层，用以形成一电感组件； 一传导层，设置于该金属层的下方；以及 一半导体组件，设置于该传导层的下方，其特征在干，该半导体组件耦接于该电感组件。
2.如权利要求I所述的半导体电路，其特征在于，该传导层对该电感组件以及该半导体组件之至少ー者提供參考电位。
3.如权利要求I所述的半导体电路，其特征在干，该半导体电路设置在一集成电路内，以及该集成电路之ー供应电压或是ー预定电压应用于该传导层。
4.如权利要求I所述的半导体电路，其特征在于，该传导层包括ー图案接地屏蔽。
5.如权利要求I所述的半导体电路，其特征在干，该半导体电路是一集成电路内的一锁相回路，而该电感组件设置于该锁相回路内的一振荡器以及该半导体组件设置成该锁相回路之一电容。
6.—种半导体电路,包括 一金属层，用以形成一电感组件； 一第一传导层，设置于该金属层的下方； 一第二传导层，设置于该第一传导层的下方；以及 一半导体组件，设置于该第二传导层的下方，其特征在于，该半导体组件耦接于该电感组件。
7.如权利要求6所述的半导体电路，其特征在于，该第一传导层对该电感组件提供參考电位，而该第二传导层对该半导体组件提供參考电位。
8.如权利要求6所述的半导体电路，其特征在干，该半导体电路设置在一集成电路内，以及该集成电路之ー供应电压或是ー预定电压应用于该第一传导层和该第二传导层。
9.如权利要求6所述的半导体电路，其特征在于，该第一传导层包括ー图案接地屏蔽。
10.如权利要求6所述的半导体电路，其特征在于，该第二传导层包括ー图案接地屏蔽。
11.如权利要求6所述的半导体电路，其特征在干，该半导体电路是一集成电路内的一锁相回路，而该电感组件设置于该锁相回路内的一振荡器以及该半导体组件设置成该锁相回路之一电容。
12.—种半导体电路,包括 一电感组件，设置于一金属层； 一半导体组件，设置于该金属层的下方，其特征在干，该半导体组件耦接于该电感组件； 一參考单元，设置于该电感组件以及该半导体组件之间，用以当该电感组件以及该半导体组件工作时，形成ー屏蔽或于该电感组件以及该半导体组件之间提供參考电位。
13.如权利要求12所述的半导体电路，其特征在于，该參考单元对该电感组件以及该半导体组件之至少ー者提供參考电位。
14.如权利要求12所述的半导体电路，其特征在于，该參考单元包括ー图案接地屏蔽。
15.如权利要求12所述的半导体电路，其特征在干，该半导体电路设置在一集成电路内，以及该集成电路之ー供应电压或是ー预定电压应用于该參考单元。
16.如权利要求12所述的半导体电路，其特征在于，该參考单元包括 一第一传导层，设置于该金属层的下方；以及 一第二传导层，设置于该第一传导层以及该半导体组件之间。
17.如权利要求16所述的半导体电路，其特征在于，该第一传导层对该电感组件提供參考电位，以及该第二传导层对该半导体组件提供參考电位。
18.如权利要求16所述的半导体电路，其特征在干，该半导体电路设置在一集成电路内，以及该集成电路之ー供应电压或是ー预定电压应用于该第一传导层和该第二传导层。
19.如权利要求16所述的半导体电路，其特征在于，该第一传导层包括ー图案接地屏 蔽。
20.如权利要求16所述的半导体电路，其特征在于，该第二传导层包括ー图案接地屏蔽。
全文摘要
本发明提供一种半导体电路。该半导体电路包括一金属层、设置于该金属层之下方的一传导层，以及设置于该传导层之下方的一半导体组件。该金属层形成一电感组件。该半导体组件耦接于该电感组件。本发明通过设置传导层以及半导体组件在电感下方，使得传导层以及半导体组件在芯片中所占用的全部区域可以减少。
文档编号H03L7/093GK102780486SQ201210135720
公开日2012年11月14日 申请日期2012年5月3日 优先权日2011年5月9日
发明者张君玮, 沈致贤, 詹景宏, 许瑞麟 申请人:联发科技股份有限公司