专利名称：基于延迟的双轨预充逻辑输出转换器的制作方法
技术领域：
本发明涉及集成电路技术领域，特别是涉及ー种基于延迟的双轨预充逻辑输出转换器。
背景技术：
随着信息技术的大力发展，信息的安全性越来 越重要，相应地出现了各种保密设备，如广泛使用的智能卡。它使用在移动电话、付费电视、计算机访问控制、身份卡、信用卡、电子商务等应用中。旁道攻击是基于旁道信息的攻击，它利用密码分析技术，使用保密设备所泄漏的信息来恢复正在使用的密钥。旁道攻击类型有很多种，其中最常见、威胁最大的攻击方式之一差分能量分析(Differential Power Analysis,DPA)受到越来越多的关注。DPA的理论基础是在加密过程中要消耗能量，而消耗的能量随处理的数据不同会有微小的变化。根据这种变化确定处理的数据是O还是1，进而有可能猜出加密算法中所使用的密钥。针对差分能量分析，国内外有大量的学者进行着相关的研究工作。其中一个有效的手段就是从集成电路底层设计出发，让芯片在处理不同数据时，所消耗的能量都基本一样。基于这个思想，有很多电路结构被提出来。双轨预充逻辑电路有两个互补対称的输出，无论处理数据I还是0，总有ー个输出节点放电，以此达到能量消耗与处理数据无关的目的。但是由于エ艺或者电路结构的原因，其対称的输出节点电容总有差别，使得处理I和O时，放电电量有差别，使得能量消耗不能很好地保持一致。针对双轨预充逻辑的这个缺点，在[I](Marco Bucci,Luca Giancane,RaimondoLuzzi,etal. ,“Delay—Based Dual-RaiIPrecharge Logic，，，IEEE Transactions on Very Large Scale Integration (VLSI)Systems, July 2011, Volume 19, Issue 7, pp. 1147-1153)中提出了基于延迟的双轨预充逻辑。其思想就是让两个互补的输出节点在每个时钟周期，不管处理数据是I还是0，都要进行一次充电和放电。这样每个周期的能量消耗就能保持几乎完全一致。基于延迟的双轨预充逻辑电路提出了新的输入输出信号的格式标准，所以在与互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)电路互连时，就需要相应的信号格式转换器，即输入输出的接ロ电路。在文献[I]中，给出了相应的输入输出转换器的具体电路结构。图I给出了基于延迟的双轨预充逻辑(Delay-based Dual-rail PrechargeLogic, DDPL)的与非门结构。该电路逻辑与普通双轨动态电路逻辑相比，电路结构完全一样，其特殊性在于其输入输出信号不同于普通CMOS动态电路的输入输出信号。在图2中给出了 DDPL的逻辑I和逻辑O的波形。可以看到，在预充阶段(时钟高电平期间)，逻辑I和逻辑O都处于高电平，在求值阶段，时钟低电平一到，逻辑I会马上下跳到0，而逻辑O需要等待一小段延迟Λ后才会下降到O。这样，设置逻辑I和O之后，在每个时钟周期，电路输出节点都会进行一次充电和放电，这样每个周期不管处理的数据是什么，消耗的总的功耗是一定的，进而可以有效地防御DPA的攻击。具体以图I中与非门为例，预充阶段，输出节点Y和f都被预充到高电平，求值时，在延迟△期间，根据数据不同而区分出输出节点，在Λ之后，由于输入信号A、B、X, i都会变为O，从而输出节点都会下拉到O。图3给出了输入信号A和B都为逻辑I吋，该电路的工作波形。所以，DDPL电路可以有效地抵御DPA的攻击，在參考文献[I]中，也具体分析了其处理不同数据时的功耗数据。由于DDPL的逻辑I和逻辑O不同于CMOS电路，所以在与CMOS电路进行兼容时，就必须有对应的结构电路(包括输入接口和输出接ロ)。在文献[I]中也给出了这两种接ロ电路的具体结构，分别为输入结构CMOS-to-DDPL转换器和输出结构DDPL-to-CMOS 转换器。输出接ロ DDPL-to-CMOS转换器的作用是将DDPL的逻辑I和逻辑O分别转换成CMOS动态电路中的逻辑I和逻辑O。图4给出了该转换器应当实现的逻辑功能。输入为DDPL逻辑信号A和X，输出为CMOS动态电路逻辑信号 和！^ 和 信号再经过ー个CMOS的SR锁存器就可以得到直接适用于其他CMOS逻辑电路的信号。所以在时钟高电平期间(预充阶段)，输出i5和！^都被充电到高电平。求值阶段开始时(时钟低电平到来)， 如果输入DDPL逻辑A马上降为O (逻辑I)，那么ii就保持高电平不变，如果A经过延迟Λ后变为0，那么 就马上下跳到0，并在时钟低电平期间保持不变。的产生和 类似。为了实现图4中的转换功能，文献[I]中给出了对应的转换器结构如图5所示。分析其工作工程如下时钟高电平期间，M和N下拉到0，输出 和均被充电到高电平。Pl管由A和X的同或控制，就是说只有在Λ的时间内，Pl管才会导通。所以时钟低电平到来后，在Λ的时间内，输出节点M和N根据A和叉的不同，其中一个被充到高电平，Λ时间之后，在A和X都变为0，为了保持住M和N不变，通过Pl管的断开来切断M和N的充电路径。所以參考文献[I]的作者希望以此来实现转换的功能，但是该电路有ー个致命的错误导致其不能正常完成DDPL-to-CMOS的转换功能。图6给出了其仿真波形，从波形图中可以直接的看到该转换器不能完成正确的转换功能。其原因在于作者希望Λ时间过后，M和N保持不变，从而通过Pl切断充电路径。但是实际上，虽然到电源的路径切断了，却由于Ρ2和Ρ3的同时导通，M和N之间有了通路，从而M和N之间进行了电荷分享，导致各自电平都不理想，从仿真波形图中可以清晰地看到这ー电荷分享的结果就是输出节点没有保持住应有的电平，而是都被充电到闻电平。
发明内容
(一 )要解决的技术问题本发明要解决的技术问题是如何设计ー种结构简单、能够实现DDPL-to-CMOS转换器的功能的电路，且利用该电路提闻DPA防御性能。(ニ)技术方案为了解决上述技术问题，本发明提供了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管Pl P5，4个NMOS管NI N4，以及2个反相器Fl F2，其中，Pl的第一端分别与P2、P3的第一端连接，P2的第二端与P4的第一端连接，P4的第二端分别与N1、N2、N3、P5以及Fl的第一端连接，P4的第三端分别与N2、N3以及P5的第二端连接，P5的第三端与P3的第二端连接，所述P5的第二端分别与N4的第一端以及F2的第一端连接，且P1、N1、N4由时钟信号CLK控制，P2的第三端连接输入信号A，P3的第三端连接输入信号A , Fl的第二端连接输出信号set，F2的第二端连接输出信号Rcsel。
优选地，所述输入信号A和X为基于延迟的双轨预充逻辑DDPL信号。优选地,所述输出信号G和Reset为CMOS逻辑信号。优选地，NI、N2、N3的第三端，以及N4的第二端分别接地。(三)有益效果上述技术方案具有如下优点能够实现DDPL-to-CMOS转换器的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。
图I是DDPL与非门电路结构；图2是预充双轨逻辑的输入信号示意图，(a)为逻辑I的输入信号；(b)为逻辑O的输入信号；图3是DDPL与非门的工作波形；图4是DDPL-to-CMOS转换器的逻辑功能示意图；图5是现有的DDPL-to-CMOS转换器电路结构图；图6是现有的DDPL-to-CMOS转换器的仿真波形图；图7是对图5的电路进行改进得到的DDPL-to-CMOS转换器电路结构图；图8是本发明的DDPL-to-CMOS转换器电路结构图；图9是本发明的DDPL-to-CMOS转换器的仿真波形图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进ー步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。沿着文献[I]作者的思想，为了解决图5的电路中所存在的问题(參见在背景技术中的分析)，只需要将M和N节点的充电路径分开，这样可以切断这两个节点之间的通路。如图7所示，只需要将Pl管拆分成两个PMOS管，就可以得到一个可以实现正确功能的DDPL-to-CMOS转换电路。然而，尽管该电路功能正确，但是其结构复杂，功耗大速度慢，而且由于用到了 CMOS的同或门，处理不同数据的功耗和速度差别大，使得抵御DPA攻击能力减寻層。因此，本发明进一步对图7的电路进行改进，提出了ー种基于延迟的双轨预充逻辑输出转换器，用于实现DDPL到CMOS转换的功能，即将DDPL的逻辑I和逻辑O分别转换成CMOS动态电路中的逻辑I和逻辑O。如图8所示，该电路包括5个PMOS管Pl P5，4个NMOS管NI N4，以及2个反相器Fl F2，其中，Pl的第一端分别与P2、P3的第一端连接，P2的第二端与P4的第一端连接，P4的第二端分别与N1、N2、N3、P5以及Fl的第一端连接，P4的第三端分别与N2、N3以及P5的第二端连接，P5的第三端与P3的第二端连接，所述P5的第二端分别与N4的第一端以及F2的第一端连接，且P1、NI、N4由时钟信号CLK控制，PUN4的第三端(即栅极)以及NI的第二端(即栅极)连接CLK，P2的第三端连接输入信P Λ ”的第三端连接输入信号X，Fl的第二端连接输出信号ii，F2的第二端连接输出信 。Ν1、Ν2、Ν3的第三端，以及Ν4的第二端分别接地。所述输入信号A和K为基于延迟的双轨预充逻辑DDPL信号，输出信号 和Reset为CMOS逻辑信号,和Reset信号再经过ー个CMOS的SR锁存器就可以得到直接适用于其他CMOS逻辑电路的信号, 和Reset信号在RS锁存器中分别是置位信号和复位信号。图8中各个元件旁边的标号1、2、3代表其端ロ序号，例如，I代表第一端。本发明利用电路边沿采样的特点，可以达到自锁存的目的。时钟高电平到来时(预充阶段)，输入信号A和S都为高电平，输出节点 和被预充到高电平。时钟低电 平来后(求值阶段开始)，由于A和X可能是其他DDPL电路的输出，所以需要经过ー小段电路延迟，A和X的其中ー个会下降到0，然后开始对节点M或N进行充电。比如，如果A下降到0，X保持在高电平，所以Ρ2导通并对节点M进行充电，Ρ3截止，节点N保持在低电平。进而，高电平的节点M会让Ρ5截止，切断节点N的充电路径，这样在延迟Λ之后，虽然A和！都变为0，节点M和N仍然能够相互锁存住数据，相应的输出G和！^也能在时钟低电平期间保持住数据，进而实现DDPL到CMOS的转换。图9给出的本发明的输出转换器的仿真波形也可以显示其工作的正确性。可以看出，相比图7中的结构，本发明不仅结构更加简単，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。利用HSPICE，在SMIC 65nm的エ艺库下，对现有的电路(图7所示)和本发明提出的DDPL-to-CMOS转换器进行仿真和比较。主要从功耗和转换速度上进行了具体分析。电源电压为IV，时钟频率设置为250MHz，周期4ns。延迟时间Λ设置为0. 2ns。表I给出了 DDPL-to-CMOS转换器的仿真数据。由于文献[I]中给出的原始的转换器不能正常工作，这里用稍做改动后的图7中的结构来与本发明提出的结构进行比较。同样针对逻辑I和逻辑O的转换分别进行了仿真。表I中的数据表明，传统结构处理不同数据时，功耗差别明显，主要原因在于CMOS逻辑的同或门处理不同数据时，会产生不同的功耗和延迟性能。而本发明的电路处理不同数据的功耗基本一致，防御DPA攻击能力更强。同时速度和功耗性能也得到了全方位提升。具体来讲，转换速度提高了 17. 7%，能量消耗降低了 41. 0%。表lDDPL-to-CM0S转换器功耗和速度比较
延迟(l)/ps 延迟(0)/ps功耗(l)/uw 功耗0)/uw
传统结构(图 7)37.232.03.022.88
本发明(图 8)30.630.61.74I. 74由以上实施例可以看出，本发明能够实现DDPL-to-CMOS转换器的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。
权利要求
1.一种基于延迟的双轨预充逻辑输出转换器，其特征在于，包括5个PMOS管Pl P5，4个NMOS管NI N4，以及2个反相器Fl F2，其中，Pl的第一端分别与P2、P3的第一端连接，P2的第二端与P4的第一端连接，P4的第二端分别与N1、N2、N3、P5以及Fl的第一端连接，P4的第三端分别与N2、N3以及P5的第二端连接，P5的第三端与P3的第二端连接，所述P5的第二端分别与N4的第一端以及F2的第一端连接，且P1、NI、N4由时钟信号CLK控制，P2的第三端连接输入信号A，P3的第三端连接输入信号X ,Fl的第二端连接输出信号set , F2的第二端连接输出信号Reset ^
2.如权利要求I所述的基于延迟的双轨预充逻辑输出转换器，其特征在于，所述输入信号A和X为基于延迟的双轨预充逻辑DDPL信号。
3.如权利要求I所述的基于延迟的双轨预充逻辑输出转换器，其特征在于，所述输出信号5和Reset为CMOS逻辑信号。
4.如权利要求I或2或3所述的基于延迟的双轨预充逻辑输出转换器，其特征在干，NI、N2、N3的第三端，以及N4的第二端分别接地。
全文摘要
本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2。其实现DDPL到CMOS转换的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。
文档编号H03K19/094GK102684679SQ20121018274
公开日2012年9月19日 申请日期2012年6月5日 优先权日2012年6月5日
发明者刘俐敏, 李夏禹, 贾嵩 申请人:北京大学