特高频双模预分频电路结构及其集成电路芯片结构的制作方法
【专利摘要】本发明涉及一种特高频双模预分频电路结构及其集成电路芯片结构，属于电路结构【技术领域】。该特高频双模预分频电路结构包括反馈回路和多级分频回路，反馈回路的输入端连接待分频的输入信号，反馈回路的输出端连接多级分频回路的输入端，多级分频回路的输出端为分频信号输出端。从而提供一种使用ECL电路结构替代CMOS工艺实现的预分频结构。并进一步对集成电路芯片结构进行改进，在P型衬底层和金属层之间增加N型阱，N型阱与金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容，从而实现有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度的特高频双模预分频电路结构及其集成电路芯片结构。
【专利说明】特高频双模预分频电路结构及其集成电路芯片结构
【技术领域】
[0001]本发明涉及电路结构【技术领域】，特别涉及分频电路结构【技术领域】，具体是指一种特高频双模预分频电路结构及其集成电路芯片结构。
【背景技术】
[0002]图1为一个数字式频率合成器的原理框图，其中:ro为鉴相器模块；LPF为低通滤波器模块；VC0为压控振荡器模块。参照图1，可以通过如下过程推导出fvco的输出频率。设N为脉冲吞除可变分频器的分频比，A为脉冲吞咽计数器的分频比，fr为进入鉴相器的参考频率，M/ (M+1)为预分频器的分频比。采用+M/M+1的双模前置分频器，将fvco进行A次(M+1)分频和(N-A)次M分频。因此，VCO的输出频率为:
[0003]fvco=[ (N-A) XM+AX (M+1)] Xfr= (MXN+A) Xfr,
[0004]A值改变1，fvco值改变fr，从而使得VCO的输出频率步进变小，可以获得更多的频点输出。整个的分频比可以使用以下公式计算:
[0005]fvco= (MXN+A) Xfosc + R (A〈N),
[0006]其中，fvco为外部VCO的输出频率；N为二进制11位可变程序计数器的预置分频比(3~2047)汸为二进制7位吞咽计数器的预置分频比((T127) ；fosc为参考晶振的频率(3^40MHz) #为二进制14位可变程序参考计数器的预置分频比(3~16383) ;M为双模预分频器的预置分频比(64/ 65或128/129)。
[0007]如果频率合成器是工作在300MHz以下的高频(<30MHz)或甚高频(〈300MHz)，那么整个系统可以在CMOS工艺平台上实现。但是当工作频率上升到特高频(>300MHz)或以上时，对分频器电路(尤其是预分频电路)提出了很高的要求，预分频电路工作的一些性能指标，比如相位延迟，噪声等，对整个频率合成器的精度有着直接而重要的影响。
[0008]当上升到特高频以后，比如IGHz以上，再采用CMOS工艺的数字电路来实现预分频是不明智的。因为CMOS工艺的数字电路工作在全摆幅，比如电源电压是3V，那么全摆幅就是在(T3V之间，这会造成频率响应时间延长，处理的信号频率越高，相位延迟越严重，直接导致预分频器的输出信号质量下降，严重时影响到频率合成器的正常工作。
[0009]在甚高频及以上的信号分频器当中，预分频电路可以采用ECL (Emitter CoupleLogic，发射极耦合逻辑电路)结构来实现。但是在现有的BICMOS (Bipolar CMOS)工艺上，即使是采用最小寄生电容，最好fT (特征频率)的单管NPN来实现ECL结构，其频响还是会受到制约，所以特高频以上的信号预分频电路，采用SOI工艺(SiIiCon-On-1nsulator,绝缘衬底上的硅)来实现是一个可行的方法。但在SOI工艺尚不成熟的情况下，如何利用现有BICMOS工艺的改进来改善频响特性，成为本【技术领域】中亟需解决的重要问题。
【发明内容】
[0010]本发明的目的是克服了上述现有技术中的缺点，提供一种在使用发射极耦合逻辑电路结构替代CMOS工艺的数字电路实现预分频结构，并对集成电路芯片结构进行改进，从而有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度，且结构简单，成本低廉，应用范围较为广泛的特高频双模预分频电路结构及其集成电路芯片结构。
[0011 ] 为了实现上述的目的，本发明的特高频双模预分频电路结构具有如下构成:
[0012]该电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。
[0013]该特高频双模预分频电路结构中，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路。
[0014]该特高频双模预分频电路结构中，所述的二分频器包括两个收尾相连的发射极耦合分频电路。
[0015]该特高频双模预分频电路结构中，所述的五级二分频回路还包括第一开关电路和第二开关电路，所述的第一开关电路连接于所述的五级二分频回路中的第五级二分频器，所述的第二开关电路连接于所述的判断器。
[0016]该特高频双模预分频电路结构中，所述的判断器的输出端为吞除脉冲控制信号输出端。
[0017]本发明还提供一种具有所述的特高频双模预分频电路结构的集成电路芯片结构，所述的芯片结构包括P型衬底层和形成于所述的P型衬底层之上的并具有所述的特高频双模预分频电路结构的金属层，所述的集成电路芯片结构还具有形成于所述的衬底层和金属层之间的N型阱，所述的N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和
第二寄生电容。
[0018]采用了该发明的特高频双模预分频电路结构及其集成电路芯片结构，其电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。从而提供一种使用发射极耦合逻辑电路结构替代CMOS工艺的数字电路实现预分频结构。并进一步对集成电路芯片结构进行改进，在集成电路芯片结构的P型衬底层和形成于所述的P型衬底层之上的金属层之间增加N型阱，N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。从而实现有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度的特高频双模预分频电路结构及其集成电路芯片结构。且本发明的特高频双模预分频电路结构及其集成电路芯片结构，其结构简单，成本低廉，应用范围也较为广泛。
【专利附图】
【附图说明】
[0019]图1为数字式频率合成器的原理框图。
[0020]图2为本发明的特高频双模预分频电路结构的示意图。
[0021]图3为本发明的特高频双模预分频电路的集成电路芯片压点纵向结构示意图。
[0022]图4为发射极耦合二分频器形成示意图。
[0023]图5为发射极耦合二分频器功能仿真波形图。[0024]图6为本发明的特高频双模预分频电路结构在A20= “H”时:A10= “L”，64分频；AlO= “H”，65分频的仿真波形图。
[0025]图7为本发明的特高频双模预分频电路结构在A20= “L”时:A10= “L”，128分频；AlO= “H”，129分频的仿真波形图。
[0026]图8为常见的集成电路芯片设计的压点纵向结构示意图。
[0027]图9为本发明的集成电路芯片和现有技术中的集成电路芯片的预分频电路的频率响应仿真波形对比示意图。
【具体实施方式】
[0028]为了能够更清楚地理解本发明的技术页面，特举以下实施例详细说明。
[0029]请参阅图2所示,为本发明的特高频双模预分频电路结构的示意图。
[0030]在一种实施方式中，该特高频双模预分频电路结构包括反馈回路和多级分频回路。所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。
[0031]在一种优选的实施方式中，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路。所述的二分频器包括两个收尾相连的发射极耦合分频电路。所述的五级二分频回路还包括第一开关电路和第二开关电路，所述的第一开关电路连接于所述的五级二分频回路中的第五级二分频器，所述的第二开关电路连接于所述的判断器。该判断器的输出端为吞除脉冲控制信号输出端。
[0032]本发明还提供一种具有所述的特高频双模预分频电路结构的集成电路芯片结构，如图3所示，所述的芯片结构包括P型衬底层和形成于所述的P型衬底层之上的金属层，该金属层具有所述的特高频双模预分频电路结构。所述的衬底层和金属层之间还形成有N型阱，该N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。
[0033]在实际应用中，本发明的特高频双模预分频电路设计为由三极管实现的ECL结构。
[0034]ECL电路的二分频器是由两级模拟锁存器组成，功能是实现二分频。但与数字二分频器不同的是，模拟分频器的信号幅度小，Vp-p仅为500mV左右，不必如数字分频器一样在Vcc (电源)和Gnd (地)之间作高低电平转换，所以能够提高响应速度，更适合于高频信号的处理。
[0035]常见的ECL 二分频器形成如图4所示，其中，左则是模拟锁存器电路图，它是构成ECL分频电路的最基本单元。D1、D2是一对同频反相的差分信号，CP、CPN是一对时钟信号。当CP为“H”时，Q为Dl信号取反，QN为D2信号取反；而当CP为“L”时，Q、QN信号通过保持电路保持不变。将两个这种锁存器如图4右上部分所示首尾相连即可得到一个右下部分所示的二分频器。该二分频器功能仿真波形如图5所示。
[0036]在图2所示的本发明特高频双模预分频电路结构中，A6是要进行分频的VCO信号，A16、A17是分频后的信号，A10、A20是两个控制开关，A2、A3是反馈信号，A4、A5是进入五级二分频的信号，A100、A13、A11、A15、A16是各级二分频的输出信号，A8是决定是否吞除脉冲的控制信号。[0037]A20= “H，，时:A10= “L”，64分频；A10= “H”，65分频的仿真波形图如图6所示。
[0038]A20= “L”时:A10= “L”，128分频；A10= “H”，129分频的仿真波形图如图7所示。
[0039]通常的IC芯片设计的压点纵向结构如图8所示，以75X75um2的压点大小为例，金属层和衬底之间存在寄生电容Cp，这种寄生电容Cp约为0.5PF，这个存在于信号输入端到地之间的电容会影响到电路的频响特性。
[0040]而本发明的特高频双模预分频电路的集成电路芯片的压点纵向结构如图3所示。其在衬底上多做一次N阱(NW)，寄生电容Cp就成为Cl和C2的串联。由于NW与衬底间的结电容C2很小，所以，这种结构的总的到地寄生电容仅为约0.02PF。比原先结构小了一个数量级，频率响应也有所改善。
[0041]改进前、后预分频电路的频率响应仿真波形如图9所示。改进后，频响的中心频率向后移动了约200MHz，增益也有所提升。
[0042]采用了该发明的特高频双模预分频电路结构及其集成电路芯片结构，其电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。从而提供一种使用发射极耦合逻辑电路结构替代CMOS工艺的数字电路实现预分频结构。并进一步对集成电路芯片结构进行改进，在集成电路芯片结构的P型衬底层和形成于所述的P型衬底层之上的金属层之间增加N型阱，N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。从而实现有效提升发射极耦合逻辑电路结构预分频器的频响特性，提高电路在特高频信号下工作的响应速度的特高频双模预分频电路结构及其集成电路芯片结构。且本发明的特高频双模预分频电路结构及其集成电路芯片结构，其结构简单，成本低廉，应用范围也较为广泛。
[0043]在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
【权利要求】
1.一种特高频双模预分频电路结构，其特征在于，所述的电路结构包括反馈回路和多级分频回路，所述的反馈回路的输入端连接待分频的输入信号，所述的反馈回路的输出端连接所述的多级分频回路的输入端，所述的多级分频回路的输出端为分频信号输出端。
2.根据权利要求1所述的特高频双模预分频电路结构，其特征在于，所述的多级分频回路为由五个二分频器顺序连接形成的五级二分频回路，所述的五个二分频器的输出信号都通过判断器连接所述的反馈回路。
3.根据权利要求2所述的特高频双模预分频电路结构，其特征在于，所述的二分频器包括两个收尾相连的发射极耦合分频电路。
4.根据权利要求2所述的特高频双模预分频电路结构，其特征在于，所述的五级二分频回路还包括第一开关电路和第二开关电路，所述的第一开关电路连接于所述的五级二分频回路中的第五级二分频器，所述的第二开关电路连接于所述的判断器。
5.根据权利要求2所述的特高频双模预分频电路结构，其特征在于，所述的判断器的输出为吞除脉冲控制信号输出。
6.一种具有权利要求1所述的特高频双模预分频电路结构的集成电路芯片结构，所述的芯片结构包括P型衬底层和形成于所述的P型衬底层之上的金属层，该金属层具有所述的特高频双模预分频电路结构，其特征在于，所述的集成电路芯片结构还具有形成于所述的衬底层和金属层之间的N型阱，所述的N型阱与所述的金属层和衬底层之间分别形成有第一寄生电容和第二寄生电容。
【文档编号】H03K23/00GK103595401SQ201210287662
【公开日】2014年2月19日 申请日期:2012年8月13日 优先权日:2012年8月13日
【发明者】黄立朝, 刘冰, 周景晖, 程学农 申请人:无锡华润矽科微电子有限公司