专利名称：一种ldpc解码器的校验节点更新电路的制作方法
技术领域：
本实用新型涉及数字通信系统中用于数据传输纠错或检错的低密度奇偶校验(LDPC)解码器，特别涉及一种LDPC解码器的校验节点更新电路，该校验节点更新电路是1/2码率，基于指针的求最小值和次小值算法，能够节省比较器的数量，且不会产生多余的信息，有利于解码器的性能。
背景技术：
信道编码是通信系统中非常重要的一部分，它保证了整个通信系统的可靠性。现今移动通信越来越趋于实时高速传输，这种情况下用户对数据可靠性的关注更加密切，因此，对具有优秀性能的信道编码的算法研究及其硬件实现尤为重要。低密度奇偶校验(LowDensity Parity check, LDPC)码是第四代移动通信的关键技术之一，它优异的纠错性能和在信道可靠传输中的良好应用前景，使其成为当今信道编码领域的研究热点。LDPC码在深空通信、光纤通信、卫星数字视频和声频广播、磁/光/全息存储、移动和固定无线通信、电缆调制/解调器和数字用户线(DSL)中将得到广泛应用，并将逐渐取代Turbo码。根据统计，现代通信芯片中，有将近1/2的面积，1/3的功率消耗在信道编解码模块上，信道编译码模块的性能好坏将决定通信芯片的成本与复杂度，也将决定数字电视发射器和接收器的优劣，进而决定一个公司在市场上的竞争力。因此，设计并实现一个高性能、低面积及更低功耗的LDPC解码器具有重大的意义。LDPC码是一类特殊的线性分组码，特殊之处就在于它的奇偶校验矩阵H中非零元素的个数远远小于零元素的个数，因此LDPC码可以根据校验矩阵来定义。同时，LDPC码可以用二分图来表示，称为Tanner图，每个Tanner图和相应的校验矩阵直接对应，和检验矩阵列对应的码字称为变量节点，和检验矩阵行对应的码字称为检验节点。传统的译码算法置信传递译码算法(也称为和积算法)，是一种基于二分图上校验节点和变量节点信息反复传递的并行译码算法。当译码器接收到一个码字时，可以获得每一比特节点的可靠性信息，依据这些变量节点的可靠信息计算出与变量节点相连的校验节点的可靠性程度。同时根据校验节点的可靠性信息，更新变量节点的可靠性信息，如此反复迭代这两类节点之间的可靠信息，就可以译出正确的码字。为了尽早利用已经更新过的变量节点的信息，加快码字的收敛迭代速度，提出了分层算法。在迭代中当更新完H矩阵中某一行非零元素的校验信息后，马上更新每个非零元素对应列的所有非零元素的变量信息，然后再对H矩阵的下一行进行译码。这样可以提前用到已经更新好了的变量节点信息，加快收敛速度。在迭代译码中，只需要和积算法一半的迭代次数。另一方面，依据密度进化理论，人们在最小和算法的基础上提出了修正最小和算法。修正最小和算法是在对校验节点的信息乘以一个修正因子α (0〈α〈1)。将分层算法和修正最小和算法结合起来，也就是在分层算法的基础上使用修正最小和算法来简化校验节点的更新，减小译码的复杂度。这种算法称为分层修正最小和算法。[0007]基于中国移动多媒体广播(CMMB)标准的LDPC解码器的硬件实现，可以采用分层修正最小和算法；其中，校验节点更新模块CNU是解码器运算通路的主体部分，也是核心部分，它的主要任务是完成校验节点的对数似然信息的更新和运算。通常，传统的校验节点更新模块电路会使用过多的硬件资源，因此增加电路实现的复杂度和整个解码器的功耗，这成为现有LDPC解码器存在不足之处。
实用新型内容为了克服现有技术存在的缺点与不足，本实用新型提供一种LDPC解码器的校验节点更新电路，本实用新型是基于中国移动多媒体广播标准中使用的1/2码率的LDPC码，译码方法采用分层最小和算法，其中修正因子取值为O. 75，译码最大迭代次数为10次，在迭代过程中，变量节点的后验信息扩展为6比特位宽，其中I位符号位，5位为数据位；校验节点信息采用4比特位宽，其中I位为符号位，3位为数据位，本实用新型主要是针对校验节点的对数似然信息的电路进行更新。本实用新型采用如下技术方案一种LDPC解码器的校验节点更新电路，包括分解电路将接收到的校验节点的信息分解，减法电路将分解电路得到的信息数据与来自节点信息存储器中的节点信息相减输出数据，并对输出的数据进行溢出处理，符号位与数据位分解电路对减法电路得到的数据进行符号位与数据位分解，并对输出的数据位信息取绝对值，数据求值电路从数据位信息的绝对值中得出最小值和次小值，并给出最小值的索引信息，符号位处理电路如果输入的符号位数据相同，贝1J输出符号位不变，否则输入符号位分别取反输出，合并电路将数据求值电路输出数据与符号位处理电路输出数据合并，得到更新后的校验节点。所述分解电路、减法电路、符号位与数据位分解电路、数据求值电路、符号位处理电路和合并电路顺次连接。所述数据求值电路包括第一比较选通器、第二比较选通器、第三比较选通器，第一伪排列器、第二伪排列器，2选I选通器和I个索引信息电路；所述第一比较选通器的第一输出端、第二输出端分别与第一伪排列器的第一输入端、第二输入端连接；第二比较选通器的第一输出端、第二输出端分别与第一伪排列器的第三输入端、第四输入端连接；第三比较选通器的第一输出端、第二输出端分别与第二伪排列器的第三输入端、第四输入端连接；第一伪排列器的第一输出端、第二输出端分别与第二伪排列器的第一输入端、第二输入端连接；2选I选通器的输入端分别与第一比较选通器的比较输出端、第二比较选通器的比较输出端连接；第一伪排列器的索引输出端与2选I选通器的选择信号端连接；[0023]2选I选通器的输出端、第一伪排列器的索引输出端、第三比较选通器的比较输出端分别与索引信息电路的输入端连接。第二伪排列器的索引输出端与索引信息电路的选择输入端连接；索引信息电路的第四输入端接地。所述符号位处理电路是由异或门构成的异或门阵列。所述伪排列器包括第一比较器、第二比较器，第一比较选通器和3选I选通器；所述伪排列器的第一输入端与第二比较器和第一比较选通器的的第一输入端相连接，第二输入端与第一比较器的第一输入端以及3选I选通器的输入端相连接,第三输入端与第一比较器和第一比较选通器的第二输入端相连接，第四输入端与第二比较器的第二输入端以及3选I选通器的输入端相连接；所述第一比较器的输出端、第二比较器的输出端及第一比较选通器的比较输出端分别与3选I选通器的选择信号端连接；第一比较选通器的第一输出端与3选I选通器的输入端连接；所述第一比较选通器的输出端从上至下依次是比较输出端，第一输出端和第二输出端。一种LDPC解码器的校验节点更新方法，包括如下步骤(I)将校验节点信息存储器的15比特位宽的校验节点rin分解为6个6比特位宽的信息数据，分别是rinO、rinl、rin2、rin3、rin4、rin5,其中分解的原则是将包含了上一次校验节点更新信息的15比特位宽的校验节点rin还原；进一步地,对于校验节点rin, rin[5:0]依次代表rin5"rin0的符号位，rin[8:6]代表rin0"rin5中最小值的索引，rin[ll :9]代表rin(Trin5中次小值的数值，rin[14:12]代表rin(Trin5中最小值的数值。(2) 6个6比特位宽的信息数据与信息节点存储器中6个6比特位宽的信息节点相减得到6个6比特位宽的输出数据，并对这些进行溢出处理；将rinO、rinl、rin2、rin3、rin4、rin5分别与来自信息节点存储器的6个6比特位宽的信息节点dinO、dinl、din2、din3、din4、din5相减,输出6个6比特位宽的输出数据,分别是sum0_ov、suml_ov、sum2_ον、sum3_ov、sum4_ov、sum5_ov,并对它们进行数据溢出处理，得到 sumO、suml、sum2、sum3、SUm4、SUm5。其中，数据溢出处理的判断原则如下如果是正数减负数，且相减结果使得最高位为1，即为正溢出，则将结果置为011111 ;如果是负数减正数，且相减结果使得最高位为0，则为负溢出，则将结果置为100001。(3)把溢出处理后的数据进行符号位与数据位分解，得到6个5比特位宽的数据位信息、6个I比特位宽的符号位信息，并对得到的数据位信息求绝对值；具体为分解后得到6个5比特位宽的数据位信息,分别是sum0[4:0]、suml [4:0]、sum2[4:0]、sum3[4:0]、sum4 [4:0]、sum5 [4:0], 6 个 I 比特位宽的符号位信息 sumO [5]、suml [5]、sum2 [5]、sum3 [5]、sum4[5]、sum5[5]。并对数据位信息取绝对值，得到6个5比特位宽的数据，分别是diO、dil、di2、di3、di4、di5。(4)对数据位信息和符号位信息分别进行数据求值和符号位处理运算；数据求值通过数据求值电路实现从6个数据中求出最小值和次小值，取低三位的数值，结果分别为最小值ml和次小值m2，并给出最小值的索引信息index，三个输出都是3比特位宽。符号位处理运算通过符号位处理电路对符号为数据进行判断，若输入6符号位数据相同，则输出符号位不变；如果输入6符号位数据不同，则输出符号位分别取反。[0035](5)将数据求值输出的结果与符号位处理运算得到的结果 进行合并形成更新后的校验节点。数据求值电路输出的3比特位宽的最小值ml、次小值m2、索引信息index以及由符号位处理电路输出的6个I比特位宽的符号位sign0、signl、sign2、sign3、sign4、sign5,经过合并电路，形成更新后的校验节点rout，它是15比特位宽。其中，将数据位和符号位合并的原则是将 ml [2:0]、ml [2:0]和 index[2:0]分别作为 rout [14:12]、rout [11:9]和rout [8:6], M sign5 sign0 则依次作为 rout [5:0]。本实用新型的有益效果电路的实现复杂度低，使用的硬件资源少，同时基于指针的求最小值和次小值算法，能够节省比较器的数量，且不会产生多余的信息，有利于解码器的性能。
图I是本实用新型一种LDPC解码器的校验节点更新电路的流程图；图2是本实用新型中数据求值电路的结构图；图3是图2中伪排列器的结构图。
具体实施方式
下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。实施例如图I所示为本实用新型校验节点更新电路的流程图一种LDPC解码器的校验节点更新方法，包括如下步骤(I)将校验节点信息存储器的15比特位宽的校验节点rin分解为6个6比特位宽的信息数据，分别是rinO、rinl、rin2、rin3、rin4、rin5,其中分解的原则是将包含了上一次校验节点更新信息的15比特位宽的校验节点rin还原；对于校验节点rin, rin[5:0]依次代表rin5"rin0的符号位，rin[8:6]代表rin(Trin5中最小值的索引，rin[ll:9]代表rin(Trin5中次小值的数值，rin[14:12]代表rin(Trin5中最小值的数值。(2) 6个6比特位宽的信息数据与信息节点存储器中6个6比特位宽的信息节点相减得到6个6比特位宽的输出数据，并对这些进行溢出处理；将rinO、rinl、rin2、rin3、rin4、rin5分别与来自信息节点存储器的6个6比特位宽的信息节点dinO、dinl、din2、din3、din4、din5相减,输出6个6比特位宽的输出数据,分别是sum0_ov、suml_ov、sum2_ον、sum3_ov> sum4_ov> sum5_ov,并对它们进行数据溢出处理，得到 sumO、suml、sum2、sum3、SUm4、SUm5。其中，数据溢出处理的判断原则如下如果是正数减负数，且相减结果使得最高位为1，即为正溢出，则将结果置为011111 ;如果是负数减正数，且相减结果使得最高位为0，则为负溢出，则将结果置为100001。(3)把溢出处理后的数据进行符号位与数据位分解，得到6个5比特位宽的数据位信息、6个I比特位宽的符号位信息，并对得到的数据位信息求绝对值；具体为分解后得到6个5比特位宽的数据位信息,分别是sum0[4:0]、suml [4:0]、sum2[4:0]、sum3[4:0]、sum4 [4:0]、sum5 [4:0], 6 个 I 比特位宽的符号位信息 sumO [5]、suml [5]、sum2 [5]、sum3 [5]、sum4[5]、sum5[5]。并对数据位信息取绝对值，得到6个5比特位宽的数据，分别是diO、dil、di2、di3、di4、di5。(4)对数据位信息和符号位信息分别进行数据求值和符号位处理运算；数据求值通过数据求值电路实现从6个数据中求出最小值和次小值，取低三位的数值，结果分别为最小值ml和次小值m2，并给出最小值的索引信息index，三个输出都是3比特位宽。符号 位处理运算通过符号位处理电路对符号为数据进行判断，若输入6符号位数据相同，则输出符号位不变；如果输入6符号位数据不同，则输出符号位分别取反。(5)将数据求值电路输出的结果与符号位处理运算得到的结果进行合并形成更新后的校验节点。数据求值电路输出的3比特位宽的最小值ml、次小值m2、索引信息index以及由符号位处理电路输出的6个I比特位宽的符号位sign0、signl、sign2、sign3、sign4、sign5,经过合并电路，形成更新后的校验节点rout，它是15比特位宽。其中，将数据位和符号位合并的原则是将 ml [2:0]、ml [2:0]和 index[2:0]分别作为 rout [14:12]、rout [11:9]和rout [8:6], M sign5 sign0 则依次作为 rout [5:0]。一种LDPC解码器的校验节点更新电路，包括分解电路将接收到的校验节点的信息分解，减法电路将分解电路得到的信息数据与来自节点信息存储器中的节点信息相减输出数据，并对输出的数据进行溢出处理，符号位与数据位分解电路对减法电路得到的数据进行符号位与数据位分解，并对输出的数据位信息取绝对值，数据求值电路从数据位信息的绝对值中得出最小值和次小值，并给出最小值的索引信息，符号位处理电路如果输入的符号位数据相同，贝1J输出符号位不变，否则输入符号位分别取反输出，合并电路将数据求值电路输出数据与符号位处理电路合并，得到更新后的校验节点。如图2所示数据求值电路是整个校验节点更新电路的核心模块，它实现的功能从6个6比特位宽的数据中求出最小值ml和次小值m2，取低三位的数值，并给出最小值ml的索引信息index，三个输出都是3比特宽。所述数据求值电路包括第一比较选通器、第二比较选通器、第三比较选通器，第一伪排列器、第二伪排列器，2选I选通器和I个索引信息电路；所述第一比较选通器的第一输出端、第二输出端分别与第一伪排列器的第一输入端、第二输入端连接；第二比较选通器的第一输出端、第二输出端分别与第一伪排列器的第三输入端、第四输入端连接；第三比较选通器的第一输出端、第二输出端分别与第二伪排列器的第三输入端、第四输入端连接；第一伪排列器的第一输出端、第二输出端分别与第二伪排列器的第一输入端、第二输入端连接；2选I选通器的输入端分别与第一比较选通器的比较输出端、第二比较选通器的比较输出端连接；第一伪排列器的索引输出端与2选I选通器的选择信号端连接；2选I选通器的输出端、第一伪排列器的索引输出端、第三比较选通器的比较输出端分别与索引信息电路的输入端连接，第二伪排列器的索引输出端与索引信息电路的选择输入端连接；索引信息电路的第四输入端接地。索引信息电路输出索引信息的低两位，分别是lndex[0]和Index [I]，而第二伪排列器的索引结果则是最终索引信息的最高位Index[2]。比较选通器实现的功能是对两个输入数据进行比较，第一输出为两数中较大的数据，第二输出为两数中较小的数据，比较结果则输出I或0，I表示第一输入数据大于第二输入数据，O表示第一输入数据小于或等于第二输入数据；伪排列器实现的功能是从4个输入数据中选出最小值和次小值，第一输出是次小值m2,第二输出是最小值ml,同时，输出索引结果Index,索引结果Index为高电平I表示第二输入大于第四输入，索引结果Index为低电平O表不第二输入Data2小于或等于第四输入Data4 ；对于6个5比特宽的数据diO、dil、di2、di3、di4、di5，其中diO、dil输入到第一比较选通器，di2、di3输入到第二比较选通器，di4、di5输入到第三比较选通器，第二伪排列器的第一输出即为该数据求值电路的次小值m2，第二伪排列器的第二输出即为最小值ml ;索引信息电路输出最终的索引信息的低两位，分别是lndex[0]和Index [I],而第二伪排列器的索引结果则是最终索引信息的最高位Index[2]。如图3所示所述伪排列器包括第一比较器、第二比较器，第一比较选通器和3选I选通器；所述伪排列器的第一输入端Datal与第二比较器和第一比较选通器的的第一输入端相连接，第二输入端Data2与第一比较器的第一输入端以及3选I选通器的输入端相连接，第三输入端Data3与第一比较器和第一比较选通器的第二输入端相连接，第四输入端Data4与第二比较器的第二输入端以及3选I选通器的输入端相连接；所述第一比较器的输出端、第二比较器的输出端及第一比较选通器的比较输出端分别与3选I选通器的选择信号端连接；第一比较选通器的第一输出端与3选I选通器的输入端连接；所述第一比较选通器输出伪排列器的索引结果Index，第一输出端outputl ;3选I选通器输出第二输出端output2。上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的范围内。
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权利要求1.一种LDPC解码器的校验节点更新电路，其特征在于，包括分解电路、减法电路、符号位与数据位分解电路、数据求值电路、符号位处理电路和合并电路，所述分解电路、减法电路、符号位与数据位分解电路、数据求值电路、符号位处理电路和合并电路顺次连接。
2.根据权利要求I所述的更新电路，其特征在于所述数据求值电路包括第一比较选通器、第二比较选通器、第三比较选通器，第一伪排列器、第二伪排列器，2选I选通器和I个索引信息电路；所述比较选通器有三个输出端分别是比较输出端、第一输出端、第二输出端； 所述第一比较选通器的第一输出端、第二输出端分别与第一伪排列器的第一输入端、第二输入端连接； 第二比较选通器的第一输出端、第二输出端分别与第一伪排列器的第三输入端、第四输入端连接； 第三比较选通器的第一输出端、第二输出端分别与第二伪排列器的第三输入端、第四输入端连接； 第一伪排列器的第一输出端、第二输出端分别与第二伪排列器的第一输入端、第二输入端连接； 2选I选通器的输入端分别与第一比较选通器的比较输出端、第二比较选通器的比较输出端连接；第一伪排列器的索引输出端与2选I选通器的选择信号端连接； 2选I选通器的输出端、第一伪排列器的索引输出端、第三比较选通器的比较输出端分别与索引信息电路的输入端连接； 第二伪排列器的索引输出端与索引信息电路的选择输入端连接；索引信息电路的第四输入端接地。
3.根据权利要求I所述的更新电路，其特征在于所述符号位处理电路是由异或门构成的异或门阵列。
4.根据权利要求2所述的更新电路，其特征在于所述伪排列器包括第一比较器、第二比较器，第一比较选通器和3选I选通器； 所述伪排列器的第一输入端与第二比较器和第一比较选通器的的第一输入端相连接，第二输入端与第一比较器的第一输入端以及3选I选通器的输入端相连接,第三输入端与第一比较器和第一比较选通器的第二输入端相连接，第四输入端与第二比较器的第二输入端以及3选I选通器的输入端相连接； 所述第一比较器的输出端、第二比较器的输出端及第一比较选通器的比较输出端分别与3选I选通器的选择信号端连接； 第一比较选通器的第一输出端与3选I选通器的输入端连接。专利摘要本实用新型公开了一种LDPC解码器的校验节点更新电路，包括分解电路、减法电路、符号位与数据位分解电路，数据求值电路、符号位处理电路、合并电路，本实用新型的校验节点更新电路是基于中国移动多媒体广播标准中使用的1/2码率的LDPC码，译码方法采用分层最小和算法，基于指针的求最小值和次小值算法，本实用新型的校验节点更新电路的实现复杂度低，使用的硬件资源少，能够节省比较器的数量，且不会产生多余的信息。
文档编号H03M13/11GK202663386SQ20122016590
公开日2013年1月9日 申请日期2012年4月19日 优先权日2012年4月19日
发明者姜小波, 叶德盛 申请人:华南理工大学