专利名称：低功率、低延时的功率门控设备的制作方法
技术领域：
本公开总体涉及电子电路。具体而言，本公开涉及一种功率门控(power-gate)电路，但不限于此。
背景技术：
功率门控(power-gating)技术一般包括当某种/某些电子电路部件未被使用时，例如在睡眠或待机模式中，切断或降低供给这种/这些电子电路部件的功率。控制起动电流(ON-rush current)为功率门控技术的挑战之一。例如，某些电子部件可能不能承受所供电流中的短时尖峰/增加-当功率门控电路接通至这种电子部件的电源时，当所供电流达到较低稳定状态电平之前可能有起动电流的初始高电平时，该高电流可变为非常严重的问题。为了解决起动电流，传统的功率门控方法/电路提供了专用的额外延迟元件。所述延迟元件用于对所供电压提供延迟，以从较低电平提高到较高(例如接近或几乎等于满操作)电平。在所供电压的延迟提高可以尝试解决高起动电流的问题的同时，在激活和睡眠/待机模式两个模式期间额外延迟单元也具有功耗。此外，额外延迟单元降低了传统功率门控单元的关闭速度，使得在功率门控电路能够降低供给电子部件的功率之前，在关闭过程期间具有一定量的功耗。
实用新型内容根据本发明的实施例，提供一种用于功率门控的设备，其包括:功率门控单元，其具有至少一个晶体管，所述功率门控单元被配置成转换到第一状态，在所述第一状态中，电压源由所述功率门控单元控制为具有第一电平，并且所述功率门控单元被配置为转换到第二状态，在所述第二状态中，所述电压源由所述功率门控单元控制为具有高于所述第一电平的第二电平；限流器单元，其被耦合到所述功率门控单元，并且被配置为在转换到所述第二状态期间降低电流的大小和变化率；以及延迟单元，其被耦合到所述功率门控单元以及所述限流器单元，并且被配置为在转换到所述第一状态期间去除所述功率门控单元中的短路路径，其中所述功率门控单元包括逻辑器件，所述逻辑器件被配置为延迟所述电压源向所述第二电平的增大，并且在所述电压源增大到所述第二电平的同时保持所述至少一个晶体管去激活。根据本发明的实施例，为了在转换到所述第二状态期间降低所述电流的大小，所述限流器单元包括并且被配置为操作尺寸比所述功率门控单元的所述至少一个晶体管的尺寸小的晶体管。根据本发明的实施例，所述用于功率门控的设备还包括与所述功率门控单元串联耦合的至少另一功率门控单元，其中所述至少另一功率门控单元与所述功率门控单元具有相同的部件和配置，并且其中基于用于接收所述电压源的电子部件的尺寸和功耗规格来选择所述至少另一功率门控单元的数量。[0008]根据本发明的实施例，所述用于功率门控的设备还包括:至少一个延迟元件，其被耦合到单个所述功率门控单元的下游；以及至少一个其他功率门控单元，其被耦合到所述至少一个延迟元件的下游，所述至少一个其他功率门控单元不具有延迟元件并且具有尺寸大于所述至少一个晶体管的尺寸的晶体管，其中所述至少一个其他功率门控单元的所述晶体管被配置为将所述电压源转换到所述第一电平和所述第二电平。根据本发明的实施例，所述功率门控单元被配置为接收输入信号，并且其中所述功率门控单元的逻辑器件包括:上拉晶体管，其被耦合到所述至少一个晶体管，并且被配置为响应于所述输入信号的第一逻辑电平而激活，以在转换到所述第一状态期间将所述至少一个晶体管去激活；以及下拉晶体管，其被耦合到所述上拉晶体管和所述至少一个晶体管，其中所述上拉晶体管被配置为响应于所述输入信号的第二逻辑电平而去激活，以在转换到所述第二状态期间开始激活所述下拉晶体管，以及其中所述下拉晶体管的激活不完全，以在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述至少一个晶体管去激活，直到所述电压源达到所述第二电平之后。根据本发明的实施例，所述至少一个晶体管包括:第一晶体管，在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述第一晶体管去激活，并且当达到所述第二电平时，所述第一晶体管被激活；第二晶体管，其被耦合到所述第一晶体管，并且被配置为当所述第一晶体管激活时被激活；以及第三晶体管，其被配置为响应于所述第二晶体管的激活而激活，以完成所述第一晶体管的激活，从而使所述电压源处于所述第二电平。根据本发明的实施例，所述功率门控单元被配置为加速转换到所述第一状态，以在转换到所述第一状态期间降低功耗，并且其中所述功率门控单元没有额外的延迟单元，以在处于所述第一状态或所述第二状态的同时降低功耗。根据本发明的实施例，提供一种用于功率门控的系统，其包括:负载；功率门控单元，其被耦合到所述负载并且具有至少一个晶体管，所述功率门控单元被配置为转换到第一状态，在所述第一状态中，所述负载的电压源由所述功率门控单元控制为具有第一电平，并且所述功率门控单元被配置为转换到第二状态，在所述第二状态中，所述负载的所述电压源由所述功率门控单元控制为具有高于所述第一电平并近似等于满操作电平的第二电平；以及限流器单元，其被耦合到所述功率门控单元，并且被配置为在转换到所述第二状态期间降低电流的大小，其中所述功率门控单元包括逻辑器件，所述逻辑器件被配置为延迟所述电压源向所述第二电平的增大，并且在所述电压源增大到所述第二电平的同时保持所述至少一个晶体管去激活。根据本发明的实施例，所述负载包括移动设备的电子部件。根据本发明的实施例，所述负载包括集成电路的一部分。根据本发明的实施例，为了在转换到所述第二状态期间降低所述电流的大小，所述限流器单元包括并且被配置为操作尺寸比所述功率门控单元的所述至少一个晶体管的尺寸小的晶体管。根据本发明的实施例，所述功率门控单元被配置为接收输入信号，并且其中所述功率门控单元的逻辑器件包括:上拉晶体管，其被耦合到所述至少一个晶体管，并且被配置为响应于所述输入信号的第一逻辑电平而激活，以在转换到所述第一状态期间将所述至少一个晶体管去激活；以及下拉晶体管，其被耦合到所述上拉晶体管和所述至少一个晶体管，其中所述上拉晶体管被配置为响应于所述输入信号的第二逻辑电平而去激活，以在转换到所述第二状态期间开始激活所述下拉晶体管，并且其中所述下拉晶体管的激活不完全，以在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述至少一个晶体管去激活，直到所述电压源达到所述第二电平之后。根据本发明的实施例，所述至少一个晶体管包括:第一晶体管，在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述第一晶体管去激活，并且在达到所述第二电平时所述第一晶体管被激活；第二晶体管，其被耦合到所述第一晶体管，并且被配置为当所述第一晶体管激活时而被激活；以及第三晶体管，其被配置为响应于所述第二晶体管的激活而激活，以完成所述第一晶体管的激活，从而使所述电压源处于所述第二电平。根据本发明的实施例，所述用于功率门控的系统还包括延迟单元，所述延迟单元被耦合到所述功率门控单元以及所述限流器单元，并且所述延迟单元被配置为在转换到所述第一状态期间去除所述功率门控单元中的短路路径。
参考如下附图来描述非限制性和非穷举的实施例，其中除了另有指定之外，在各附图中类似的附图标记指代类似的部件。图1示出根据一个实施例的功率门控电路。图2更详细示出图1的功率门控电路的起动限流器模块的实施例。图3为用于根据一个实施例的图1的功率门控电路的各信号的示例波形图。图4示出根据另一实施例的可关联图1的功率门控电路使用的电路。图5为示出适于执行所公开的各实施例的功率门控电路/方法的示例计算机系统的方框图。
具体实施方式
本文描述了提供功率门控能力的方法和设备的实施例。在以下描述中，给出多个特定细节以提供对实施例的透彻理解。在没有一个或多个特定细节，或利用其它方法、部件、材料等，也可以实践实施例。在其它实例中，没有详细示出或描述公知结构、材料或操作，以避免混淆实施例的各方面。本说明书通篇提到的“实施例”或“一个实施例”表示结合实施例描述的特定特征、结构或特性均至少包括在一个实施例中。因此，本说明书通篇在各处出现的短语“在一个实施例中”或“在实施例中”并不一定都涉及同一个实施例。此外，可以在一个或多个实施例中以任何适当的方式结合特定特征、结构或特性。一个实施例提供了一种低功率、低延时的功率门控(LPLLPG)电路，该电路可以用于切断或降低提供给一个或多个电子部件的功率。所述一个或多个电子部件可以包括可供有功率并存在于系统中的负载、集成电路的一部分上的一段电路或其它一个或多个电子部件，通过在某些模式(例如睡眠或待机模式)中同时切断或降低提供给这个/这些电子部件的功率，所述系统将会更好地运行。根据一个实施例，可以通过适当地调整功率门控电路中的至少一个晶体管的大小来控制起动电流，然而在上述传统方法中，通过使用多个额外的延迟元件来控制起动电流。不通过使用这种额外的延迟器件，在一个实施例中也可以降低在待机状态和激活状态两种状态中功率门控电路的功耗。根据一个实施例，在接通期间，通过应用/使用门控电压源(此处被称为电压源VCCPG)上的逻辑器件来生成提高具有低起动电流的电压源VCCPG中的延迟。直到电压VCCPG提高到接近非门控电压源(此处被称为电压源VCC)的电平为止，该逻辑器件也没有导通功率门控电路中的大部分晶体管(功率开关)。不使用额外的延迟单元的功率门控电路的一个实施例的另一特征是非常快速的关闭时间。作为上文描述的传统功率门控电路，额外的延迟单元降低了关闭速度，从而在所供功率被关闭或降低之前导致某些功耗。在一个实施例中不存在这种额外的延迟单元能够具有较快的关闭时间。这一较快的关闭时间又导致每次功率门控切换为关闭或降低所供电力时节约了能量。图1示出根据一个实施例的功率门控电路100。功率门控电路100可以具有例如图1所示的多个电路模块。每个电路模块中可以相应地具有耦合到非门控电压源VCC的一个或多个电子部件。被标记为“起动限流器”的第一模块102在一个实施例中被配置为限制或降低从非门控电压源VCC流到门控电压源VCCPG的起动电流的大小和变化率。模块102包括耦合到接收输入信号Pgenb的缓冲器106的场效应晶体管或“FET”(例如P-型或PFET晶体管104)。如同在下文中将参考图2和其它内容详细说明的，可以通过将此模块102中的PEFT晶体管104的尺寸(例如宽度)限制到小的宽度，来提供对起动电流的大小的限制效果。一个实施例的被标记为“斩波延迟单元”的模块108被配置为根据(从模块102接收的)输入是否具有上升或下降转换来不同地延迟其两个输出(示出为In_p和In_n)。在一个实施例中延迟输出In_p和In_n用于避免功率门控单元模块110中的任何短路路径。功率门控电路100的一个实施例可以具有在图1中被标记为“功率门控单元”的至少一个模块110。模块110在图1中详细示出并且包括将在下文中详细说明的至少一个晶体管，并且被耦合到功率门控单元模块112的下一个模块112可以具有与模块110基本相同的部件和配置。为了简要起见，在图1中不再重复模块112的细节，这是因为可以通过检查模块110中的配置而容易地确定这些细节。可以通过将每个功率门控单元的输出菊花式链接(daisy chain)到下一功率门控单元的输入，来提供多个功率门控单元。例如，提供输出信号0此_ 和0此_11的端子可以耦合到将输入信号111_ 和111_11提供到下一功率门控单元的端子。可以基于电子部件的尺寸、功耗规格、将进行功率门控的电路等(一般在图1中示出为耦合到电压源VCCPG的负载114)的类型或尺寸，来选择一个实施例的功率门控单元的数量。为了简化起见，图1示出第一功率门控单元模块110，并且下一模块112示出为表示可以被菊花式链接或其它方式耦合到第一功率门控单元模块110的一个或多个额外的功率门控单元。对于模块108详细而言， 一个实施例的斩波延迟单元包括一个或多个延迟单元116，该延迟单元116具有耦合为从模块102接收信号pgenb的输入端子。延迟单元116具有率禹合到与门118的第一输入端子和I禹合到或门120的第一输入端子的输出端子。模块102还将信号pgenb提供到与门118的第二输入端子和或门120的第二输入端子。延迟单元116、与门118以及或门120可以耦合到电压源VCC以接收功率。[0037]利用模块108的这种配置，(提供给或门120的输入端子的)信号pgenb的上升沿立即出现在或门120的输出端子上，并且在与门118的输出端子处被延迟。同样利用这种配置，(被提供给或门120和延迟元件116的输入端子的)信号pgenb的下降沿在或门120的输出端子处和与门118的输出端子处被延迟。图1的模块108中示出的元件的类型和元件的特定连接仅为实例。在某些其它实施例中可以使用逻辑器件的替代/额外元件和/或其它配置。模块108耦合到功率门控单元的模块110。在一个实施例中，与门118的输出端子被耦合成将信号In_p提供到逆变器122的输入端子。逆变器122具有耦合成将信号pgen_vcc提供到晶体管的控制端子的输出端子，所述控制端子在一个实施例中可以为P-型MOSFET或“PFET”P2的栅极端子。在一个实施例中，PFET P2具有被耦合到电压源VCC的源极端子并且具有提供信号pgenb_pfet的漏极端子。在其它实施例中，其它类型的晶体管或电子部件可以替代地或附加地用于在此公开文本中通篇描述的PFET或NFET。在一个实施例中，信号pgen_VCC可以被提供到逆变器124的输入端子，该逆变器124相应地具有提供输出0ut_p的输出端子。通过例如将作为输入In_p的输出0ut_p以与模块110中所示的方式类似的方式提供到下一个功率门控单元的逆变器，提供输出0ut_P的逆变器124的输出端子可以相应地被耦合到下一个功率门控单元(模块122)。 在一个实施例中，模块110包括另一晶体管，例如具有被耦合到PFET P2的漏极端子以接收信号pgenb_pfet的控制或栅极端子的PFET Pl。PFET Pl可以具有被耦合到电压源VCC的源极端子和被耦合到电压源VCCPG的漏极端子。或门120具有输出端子，该输出端子被耦合成将信号In_n提供到逆变器126的输入端子、缓冲器128的输入端子、晶体管的控制端子(例如PFET P3的栅极端子)、另一晶体管的控制端子(例如PFET P6的栅极端子)、以及另一晶体管的控制端子(例如N-型MOSFET或“NFET”N4的栅极端子)。逆变器126具有输出端子，该输出端子被耦合成将信号pgen_vccpg提供到晶体管的控制端子(例如PFET P4的栅极端子)、晶体管的控制端子(例如NFETN3的栅极端子XPFET P4相应地具有漏极端子，该漏极端子被耦合到晶体管的控制端子(例如PFET P5的栅极端子)，使得晶体管P4的漏极端子和晶体管P5的栅极端子被耦合到提供信号pgenb_pfet的PFET P2的漏极端子以及被耦合到PFET Pl的栅极端。PFET P3具有被耦合到电压源VCCPG的源极端子和被耦合到PFET P4的源极端子的漏极端子。PFET P4的漏极端子被耦合到NEFT N3的漏极端子，NEFT N3相应地具有被耦合到地的源极端子。PFET P5具有被耦合到电压源VCCPG的源极端子和被耦合到PFET P6的源极端子的漏极端子。PFET P6的漏极端子被耦合到NEFT N4的漏极端子，NEFT N4相应地具有被耦合到地的源极端子。此外在一个实施例中，PFET P6的漏极端子和NFET N4的漏极端子被耦合到晶体管的控制端子(例如NFET N2的栅极端子)，使得信号pden被提供到NFET N2的栅极端子。NFET N2相应地具有漏极端子并且具有被耦合到地的源极端子，该漏极端子被耦合到提供信号pgenb_pfet的PFET P2的漏极端子并且被耦合到PFET Pl的栅极端子。缓冲器128具有提供输出信号0ut_n的输出端子，该输出信号0ut_n反过来又可以形成被提供到模块112中的下一功率门控单元的输入端子的输入信号In_n。一个实施例的缓冲器128可以从电压源VCC接收功率，而其它元件(例如逆变器126)可以从电压源VCCPG接收功率，并且电压源VCCPG可以相应地被耦合到模块112中的下一功率门控单元中的其它元件。图2更详细地示出图1的模块102中的起动限流器的实施例。模块102包括子模块200，并且可以包括含有与子模块200类似的电子部件和配置的一个或多个额外的子模块 202。在一个实施例中，(在其输入端子处接收信号pgenb的)缓冲器106具有输出端子，该输出端子被耦合成将信号pgen_in提供到各晶体管的控制端子，例如PFET21、NFETll以及NFET21的栅极端子。PFET21具有被耦合到电压源VCC的源极端子，并具有被耦合到NFET N21的漏极端子的漏极端子。PFET21的漏极端子还被耦合成将信号pgenb_pfet提供到PFETll的栅极端子。图2的PFETll可以是与图1示出的PFET104相同的晶体管。PFETll具有被耦合到电压源VCC的源极端子，并具有被耦合到电压源VCCPG的漏极端子。NFET21的源极端子被耦合到NFET Nll的漏极端子，该NFET NI相应地具有被耦合到地的源极端子。在一个实施例中，子模块200包括额外的晶体管，例如PFET41、PFET31以及NFETN31。PFET41具有被耦合到电压源VCC的源极端子、被耦合到PFET21的漏极端子以接收信号pgenb_pfet的栅极端子、以及被耦合到PFET31的源极端子的漏极端子。PFET31相应地具有被耦合成接收信号Pgenb的栅极端子和被耦合到NFET31的漏极端子的漏极端子。NFET31相应地具有被耦合成接收信号pgenb的栅极端子，以及被耦合到地的源极端子。信号pgen_out存在于NFET31的漏极端子被耦合到PFET31的漏极端子的节点处。具有信号pgen_out的节点可以被稱合成将信号pgen_in提供到下一子模块202。图3为用于根据一个实施例的图1的功率门控电路100的各信号(例如电压或电流)的示例波形图。在图3中绘出的时间帧示出图1的功率门控单元(模块110)转换到第一状态(例如禁用状态)的时间段300，在所述第一状态中电压源VCCPG的较低值被提供给负载114。在图3中绘出的时间帧还示出图1的功率门控单元(模块110)转换到第二状态(例如启用状态)的时间段302，在所述第二状态中电压源VCCPG的较高值(接近或等于电压源VCC)被提供给负载114。时间段304 (当功率门控单元处于禁用状态时)表示电压源VCCPG达到稳定状态值的时间帧，并且可能存在漏电流。时间段306 (当功率门控单元处于启用状态时)表示其中电压源VCC可以被提供到被满操作的电子部件的满操作期间的时间帧。图3中示出的波形包括信号pgenb (波形308)、信号pgen_vcc (波形310)、信号pgen_vccpg (波形312)、信号pgenb_pfet (波形314)、电压源VCCPG (波形316)以及信号pden (波形 318)。现在将参考图1、图2以及图3描述功率门控电路100的一个实施例的操作。将关于功率门控电路100进入关闭状态从而电压源VCCPG低的禁用序列、以及关于功率门控电路100进入不同状态(开启状态)从而电压源VCCPG高(例如，在接近或等于电压源VCC的电平)的启用序列，来说明该操作。根据一个实施例，首先从禁用(关闭状态)序列起始，禁用序列从电压源VCCPG为高的初始条件开始。当信号Pgenb从第二 /低逻辑电平转换为第一 /高逻辑电平时，信号pgen_vccpg出现的节点以及信号pden出现的节点迅速降低,如图3中的标记(I)和(2)所示。这些节点降低导致截止NFET N3和N2，其中N3和N2为功率门控单元(模块110)内部的下拉器件。然而,在信号pgen_vcc也降低之前,信号pgen_vcc被斩波延迟单元(模块108)延迟，如图3中的标记(3)所示。信号pgen_vcc降低导致导致PFET P2，其中P2为功率门控单元(模块110)内部的上拉器件。一个实施例的模块108中的斩波延迟单元通过PFET P2和NFET N3或通过PFET P2和NFET N2来防止功率门控单元(模块110)中的任何短路或“瞬态开路”(crowbar)电流。一旦PFET P2 (为上拉晶体管)响应于信号pgen_vcc的降低而导通，则信号pgenb_pfet出现的节点被上拉,如图3中的标记(4)所示,并且模块110和112的PFET功率门控单元迅速关闭，例如从PFET Pl截止之后。电压源VCCPG的电平(在被耦合到负载114的节点处)泄露或降低到稳定状态值，如图3中的标记(5)所示。现在转向根据一个实施例的启用(开启状态)，信号pgenb从高转变为低。模块102中的起动限流器中的图1的PFET104 (也示出为图2中的PFET Pll)现在导通并且开始充入电压源VCCPG，如图3中的标记(6)所示。在下文中描述起动限流器的操作。在一个实施例中由负载114汲取的电流量取决于起动限流器中的PFET Pll的宽度。因此，电路设计者可以通过将PFET Pll的宽度在尺寸上变小，例如比模块110中的较大PFET Pl的宽度小的宽度，来控制电压源VCCPG出现的节点处的充电率。在一个实施例中，如果负载114的容量不能被准确估计，则起动限流器中的PFET Pll可以被分成基于可编程熔丝配置或其它技术来打开或关闭的数个脚。当输入信号pgenb降低时,模块108中的斩波延迟单元将信号pgen_vcc从低变高，如图3中的标记(7)所示，从而截止模块110中的功率门控单元内的上拉PFET P2。当下拉NFET N2完全导通时，功率门控单元中的剩余的PFET (例如PFET Pl)现将被导通。具体而言，信号pgenjccpg出现的节点被由电压源VCCPG供电的逆变器126进行驱动。由于此逆变器126的输入为低，则pgen_VCCpg节点跟随电压源VCCPG，并且随着电压源VCCPG提高而被缓慢上拉，如图3中的标记(8)所示。这意味着NFET N3 (为下拉晶体管)没有被完全导通(例如，NFET N3的激活没有完成)，直到起动限流器电路将电压源VCCPG充分地充电到电压源VCC的电平或接近电压源VCC的电平为止。该下拉NFET N3保证了 PFET Pl没有被非常迅速的导通从而导致高的启动电流。当下拉NFET N3开始导通时,NFET N3开始降低信号pgenb_pfet出现的节点，如图3中的标记(9)所示。这缓慢地导通PFET P1，这也帮助了提高电压源VCCPG，如图3中的标记(10)所示。在一个实施例中，NFET N3的尺寸(例如宽度)非常小，从而PFET Pl没有被非常迅速地导通从而导致高的启动电流。由于信号pgenb_pfet出现的节点被下拉到非常低的电平以导通PFET P1，从而PFET P5打开，因此相应地将信号pden上拉到电压源VCCPG的电平，如图3中的标记(11)所示。此时电压源VCCPG已经达到了非常接近电压源VCC的电平。最终，由于信号pden响应于PFET P5的导通而变高，从而NFET N2导通。导通此NFET N2大大下拉了信号pgenb_pfet出现的节点，如图3中的标记(12)所示，从而通过完成导通PFET Pl以将电压源VCCPG放置在或接近电压源VCC，将功率门控电路100完全接通。在一个实施例中，起动限流器电路(在图2中详细地示出)不仅调节了接通序列期间汲取的起动电流的峰值电平，还调节了接通期间的Ldidt(为起动电流的斜率)。Ldidt应为低，从而当功率门控电路100接通时电压源VCC上具有最小干扰。通过选择PFET Pll的适当尺寸(例如宽度)来控制起动电流的峰值。NFET Nll和NFET N21以慢速对节点pgenb_pfet放电，这表示PFET Pll慢速导通，从而对低Ldidt做出贡献。NFET Nll和NFET N21的宽度在功率门控电路100的接通序列期间控制Ldidt。一个实施例的起动限流器还可以被分成一系列菊花式链接的单元，以进一步放慢Ldidt，如图2中被耦合到子模块200的子模块202所示。信号pgenb (转变成高电平)被并行供应到所有的这些单元，以在功率门控电路100的接通序列期间并行截止PFET P21。PFET Pll接连地接通一个单元(作为NFET Nll和NFET N21导通以在PFETPll的栅极处下拉该节点的结果)，从而导致低Ldidt。因而，在一个实施例中，通过使用宽度窄的NFET Nll和/或通过数个菊花式链接的子单元200、202等，可以控制接通序列期间的 Ldidt。此外，Vdroop (为当功率门控电路100接通时电压源VCC上的最大下调(droop))能够被保持为较低。较低Vdroop将保持电压源VCC具有较低弹跳和噪声。在功率门控电路100的关闭序列期间，信号pgenb关闭并行的所有子模块200、202等并且传播到其余功率门控电路100。下文描述了各实施例的一些附加特征:-在接通序列期间,在电压源VCCPG提高的同时，pgenb_pfet节点可能在由图3中的标记(7)和(9)所示的时间段之间暂时处于高阻抗状态。在标记(8)所示的此时间段期间，电压源VCCPG出现的节点I禹合到信号pgenb_pfet出现的节点,这很可能导致过冲。可以通过使用PFET P4来防止或降低此过冲。该PFET P4将耦合到信号pgenb_pfet的节点的电荷通过PFET P3转移回电压源VCCPG。-NFET N3和PFET P3的尺寸可以制作为小，以防止或降低高起动电流。-可以使得信号pgen_vcc和pgen_vccpg的节点之间的斩波延迟足够大，以通过PFET P2和NFET N2并且通过PFET P2和NFET N3来防止或降低瞬态开路电流。-在传统方法中，利用足够的延迟裕度来余量设计额外的延迟元件以防止高起动电流。相比较而言，一个实施例使得在接通期间的延迟能够动态地取决于被设计者所设定的起动电流限制。这是由于对图1中的电压源VCCPG的逻辑操作可以仅在电压源VCCPG提高之后被动态地接通，从而排除了对具有裕度的设计的需求，因而优化了接通时间而没有延迟负担。相应地，通过上述描述，可以看出通过将PFET Pll的宽度适当选择成具有足够小/窄尺寸来控制起动电流。由于仅在一个实施例中起动电流可被PFET的宽度所控制，从而起动电流较容易控制。与传统方法相反，传统方法控制起动电流额外依据提供数个额外的延迟器件，这导致更多的面积和功耗。此外，在一个实施例中，不通过使用这种额外延迟单元，也降低了待机状态和激活状态两种状态中的功耗。例如，在关闭期间，由于不具有额外的延迟元件/单元，从而一个实施例具有被耦合到总是接通的电压源VCC的较少单元/器件，因此导致在待机状态和/或在满操作状态中具有较少的功耗。此外，从上文中显而易见地，在接通序列期间，通过将逻辑器件施加到电压源VCCPG本身，生成在提高具有低起动电流的电压源VCCPG中使用的延迟。在上文中描述并在图1-图3中示出了此逻辑器件，其中信号被延迟，从而通过在电压源VCCPG增加的同时不导通这种晶体管直到电压源VCCPG已经斜坡提高到接近电压源VCC为止，大多数PFET保持去激活。此外，如上文示出和描述的，在不使用传统方法的额外延迟元件的一个实施例中，可以实现非常快速的关闭时间。在传统方法中，额外的延迟单元放慢了关闭速度，而在一个实施例中不具有这种额外的延迟单元能够实现较快的关闭速度(其大小的级别较快)。此快速关闭导致每次功率门控电路100切换为关闭时节约了功率。上述对实施例的某些变型是可能的。例如，在一个实施例中可以去除PFET P3和P4。该去除的可能副作用是信号pgent_pfet出现的节点上的过冲。如果过冲的大小可容忍，则可以去除PFET P3和P4。作为另一示例，在一个实施例中可以去除NFET N2、NFET N4、PFET P5以及PFETP6。由于存在这些晶体管，使得一旦功率门控电路100完全接通，则信号pgent_pfet出现的节点被强拉到接地。如果信号pgent_pfet的这种节点通过NFET N3被充分地弱拉到接地，则NFET N2、NFET N4、PFET P5以及PFET P6的一个或多个可被省去。作为再一示例，在一个实施例中驱动信号pgen_vccpg的逆变器122可以由特定的方式构建。例如，此逆变器122中的PFET可以由NFET取代。这种修改导致在接通期间，信号pgen_vccpg的节点具有VCCPG-VT (其中VT为NFET的阈值电压)的值。这增加了更多的延迟裕度，以防止在NFET N3导通之前具有高的起动电流。作为又一示例，图1的功率门控单元不需要以这些单元彼此串联耦合的菊花式链接配置进行重复。例如，代替上述菊花式链接配置，图4示出根据另一实施例的可关联图1的功率门控电路100使用的电路400。在图4中，模块110的单个功率门控单元被耦合到具有接收信号pgenb的一个或多个延迟元件的至少一个延迟单元402,并且由所述至少一个延迟单元402跟随在其后。接着延迟单元402通过菊花式链接不具有延迟元件的一个或多个功率门控单元404、410等跟随在其后。功率门控单元404、410等的每一个可以包括逆变器406,该逆变器406具有被稱合成接收延迟的pgenb信号并且被电压源VCC供电的输入端子，并且具有被耦合到PFET408的栅极端子的输出端子。PFET408相应地具有耦合到电压源VCC的源极以及耦合到电压源VCCPG的漏极。PFET408可以被设计为具有较大尺寸，例如比PFET Pl的宽度大的较大宽度。本发明描述的功率门控电路的实施例可以用于多个实施方式和应用。例如，移动设备(包括智能手机、桌上电脑、笔记本以及其它移动互联器件(MID)而不限于此)被设计有低功率电路。此外，微处理器具有可以使用功率门控技术的低功率状态以防止其某些电路或元件不必要地消耗功率。图5为示出适于实践所公开的各实施例的功率门控电路/方法的示例计算机系统500的方框图。如图所示，计算机系统500可以包括电源单元502、多个处理器或处理器核504、其中存储有处理器可读和处理器可执行指令508的系统存储器506、也可存储指令508的大容量存储装置510、以及通信接口 512。为了此应用(包括权利要求)，术语“处理器”和“处理器核”可以认为是同义的，除非上下文以其它方式清楚地进行明确。在本公开的各实施例中，响应于计算机系统100的特定状态，例如其一个或多个电路或元件是否处于待机状态，至少一个处理器504可以生成或导致生成具有高或低状态的信号pgenb。一个或多个大容量存储装置510和/或存储器506可以包括有形的、非瞬时的计算机可读存储装置(例如磁盘、硬盘、光盘可只读存储器(CDR0M)、硬件存储单元等)。计算机系统500还可以包括输入/输出装置514 (例如键盘、显示屏、光标控制等)。在各实施例中，仅通过示例的方式，I/O装置514可以包括被功率门控的电子部件518 (例如图1的负载114)和/或自身可以包括功率门控电路100和上述其它器件。这种部件518可替代地或附加地位于计算机系统500的其它位置，并且可以包括部分或全部集成电路。图1的负载114还可以是变成被功率门控的多个处理器核504之一。图5的各个元件可以经由代表一条或更多条总线的系统总线516彼此耦合。在多条总线的情况下，各元件可以通过一个或多个总线桥(未示出)桥接。数据可以通过(例如部件518与处理器504之间的)I/O装置514传输通过系统总线516。系统存储器506和大容量存储装置510可以用来存储执行一个或多个操作系统、固件模块或驱动器、应用程序等(在这里共同表示为508)的编程指令的工作副本和永久拷贝。编程指令的永久拷贝可以被放置在工厂中的永久存储器中，或例如通过分布介质(未示出，如光盘(⑶))或(从分布式服务器(未示出))通过通信接口 512放置在现场。计算机系统500的各元件的其余结构是公知的，因此将不再进一步详细描述。所示实施例的上述描述(包括在说明书摘要中所描述的内容)不旨在排他的或限于所公开的精确形式。尽管本发明为了示例性目的描述了特定实施例和实例，然而也可以进行各种变型。例如，响应于信号的上升/下降边缘、用于转换信号的逆变器、P-型和N-型晶体管等，在信号的高/低值的上下文中已经描述了各实施例中的特定器件的配置和连接。在其它实施例中，可以考虑是否使用N-型晶体管取代P-型晶体管、某些信号是否被转换、某一状态中的特定改变是响应于下降沿而不是上升沿而被触发(反之亦然)等，来提供不同配置。可以考虑上述详细描述来做出这些和其它变型。在权利要求中使用的术语不应被理解为限于在说明书中公开的特定实施例。
权利要求1.一种用于功率门控的设备，包括: 功率门控单元，其具有至少一个晶体管，所述功率门控单元被配置成转换到第一状态，在所述第一状态中，电压源由所述功率门控单元控制为具有第一电平，并且所述功率门控单元被配置为转换到第二状态，在所述第二状态中，所述电压源由所述功率门控单元控制为具有高于所述第一电平的第二电平； 限流器单元，其被耦合到所述功率门控单元，并且被配置为在转换到所述第二状态期间降低电流的大小和变化率；以及 延迟单元，其被耦合到所述功率门控单元以及所述限流器单元，并且被配置为在转换到所述第一状态期间去除所述功率门控单元中的短路路径， 其中所述功率门控单元包括逻辑器件，所述逻辑器件被配置为延迟所述电压源向所述第二电平的增大，并且在所述电压源增大到所述第二电平的同时保持所述至少一个晶体管去激活。
2.根据权利要求1所述的设备，其中为了在转换到所述第二状态期间降低所述电流的大小，所述限流器单元包括并且被配置为操作尺寸比所述功率门控单元的所述至少一个晶体管的尺寸小的晶体管。
3.根据权利要求1所述的设备，还包括与所述功率门控单元串联耦合的至少另一功率门控单元，其中所述至少另一功率门控单元与所述功率门控单元具有相同的部件和配置，并且其中基于用于接收所述电压源的电子部件的尺寸和功耗规格来选择所述至少另一功率门控单元的数量。
4.根据权利要求 1所述的设备，还包括: 至少一个延迟元件，其被耦合到单个所述功率门控单元的下游；以及至少一个其他功率门控单元，其被耦合到所述至少一个延迟元件的下游，所述至少一个其他功率门控单元不具有延迟元件并且具有尺寸大于所述至少一个晶体管的尺寸的晶体管，其中所述至少一个其他功率门控单元的所述晶体管被配置为将所述电压源转换到所述第一电平和所述第二电平。
5.根据权利要求1所述的设备，其中所述功率门控单元被配置为接收输入信号，并且其中所述功率门控单元的逻辑器件包括: 上拉晶体管，其被耦合到所述至少一个晶体管，并且被配置为响应于所述输入信号的第一逻辑电平而激活，以在转换到所述第一状态期间将所述至少一个晶体管去激活；以及下拉晶体管，其被耦合到所述上拉晶体管和所述至少一个晶体管， 其中所述上拉晶体管被配置为响应于所述输入信号的第二逻辑电平而去激活，以在转换到所述第二状态期间开始激活所述下拉晶体管，以及 其中所述下拉晶体管的激活不完全，以在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述至少一个晶体管去激活，直到所述电压源达到所述第二电平之后。
6.根据权利要求5所述的设备，其中所述至少一个晶体管包括: 第一晶体管，在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述第一晶体管去激活，并且当达到所述第二电平时，所述第一晶体管被激活； 第二晶体管，其被耦合到所述第一晶体管，并且被配置为当所述第一晶体管激活时被激活；以及第三晶体管，其被配置为响应于所述第二晶体管的激活而激活，以完成所述第一晶体管的激活，从而使所述电压源处于所述第二电平。
7.根据权利要求1所述的设备，其中所述功率门控单元被配置为加速转换到所述第一状态，以在转换到所述第一状态期间降低功耗，并且其中所述功率门控单元没有额外的延迟单元，以在处于所述第一状态或所述第二状态的同时降低功耗。
8.一种用于功率门控的系统，包括: 负载； 功率门控单元，其被耦合到所述负载并且具有至少一个晶体管，所述功率门控单元被配置为转换到第一状态，在所述第一状态中，所述负载的电压源由所述功率门控单元控制为具有第一电平，并且所述功率门控单元被配置为转换到第二状态，在所述第二状态中，所述负载的所述电压源由所述功率门控单元控制为具有高于所述第一电平并近似等于满操作电平的第二电平；以及 限流器单元，其被耦合到所 述功率门控单元，并且被配置为在转换到所述第二状态期间降低电流的大小， 其中所述功率门控单元包括逻辑器件，所述逻辑器件被配置为延迟所述电压源向所述第二电平的增大，并且在所述电压源增大到所述第二电平的同时保持所述至少一个晶体管去激活。
9.根据权利要求8所述的系统，其中所述负载包括移动设备的电子部件。
10.根据权利要求8所述的系统，其中所述负载包括集成电路的一部分。
11.根据权利要求8所述的系统，其中为了在转换到所述第二状态期间降低所述电流的大小，所述限流器单元包括并且被配置为操作尺寸比所述功率门控单元的所述至少一个晶体管的尺寸小的晶体管。
12.根据权利要求8所述的系统，其中所述功率门控单元被配置为接收输入信号，并且其中所述功率门控单元的逻辑器件包括: 上拉晶体管，其被耦合到所述至少一个晶体管，并且被配置为响应于所述输入信号的第一逻辑电平而激活，以在转换到所述第一状态期间将所述至少一个晶体管去激活；以及 下拉晶体管，其被耦合到所述上拉晶体管和所述至少一个晶体管， 其中所述上拉晶体管被配置为响应于所述输入信号的第二逻辑电平而去激活，以在转换到所述第二状态期间开始激活所述下拉晶体管，并且 其中所述下拉晶体管的激活不完全，以在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述至少一个晶体管去激活，直到所述电压源达到所述第二电平之后。
13.根据权利要求12所述的系统，其中所述至少一个晶体管包括: 第一晶体管，在所述第二状态期间所述电压源向所述第二电平增大的同时保持所述第一晶体管去激活，并且在达到所述第二电平时所述第一晶体管被激活； 第二晶体管，其被耦合到所述第一晶体管，并且被配置为当所述第一晶体管激活时而被激活；以及 第三晶体管，其被配置为响应于所述第二晶体管的激活而激活，以完成所述第一晶体管的激活，从而使所述电压源处于所述第二电平。
14.根据权利要求8所述的系统，还包括延迟单元，所述延迟单元被耦合到所述功率门控单元以及所述限流器单元，并且所述延迟单元被配置为在转换到所述第一状态期间去除所述功率门控单元 中的短路路径。
专利摘要一种低功率、低延时的功率门控(LPLLPG)电路，用于例如在睡眠或待机模式中切断或降低提供给一个或多个电子部件的功率。通过调整功率门控电路中的至少一个晶体管的大小来控制起动电流；并且通过不使用额外延迟器件来降低在待机状态和激活状态两种状态中的功率门控电路的功耗。通过施加/使用逻辑器件而不是延迟信号来执行提高具有低起动电流的门控电压源。直到门控电压源升高到接近非门控电压源的电平为止，此逻辑器件也不导通功率门控电路中的晶体管。通过不使用额外的延迟单元，实现更快的关闭门控电压源。
文档编号H03K17/28GK203071897SQ20122031707
公开日2013年7月17日 申请日期2012年6月29日 优先权日2011年6月29日
发明者S·保罗, J·A·翁 申请人:英特尔公司