专利名称：一种监视雷达超低相位噪声低杂散频率合成器的制作方法
技术领域：
本实用新型涉及的是数字锁相频率合成技术领域，尤其是一种监视雷达超低相位噪声低杂散频率合成器。
背景技术：
在现有技术中，公知的技术是监视雷达在远距离对低空、海面目标探测有着明显的优势，对国防建设、国民经济和科学研究起着重要作用。监视雷达系统有能力发现大气层中来自敌方的任何威胁，能起到探测隐形飞机、远程战略预警、战略情报与战术警戒等作用，有着极为广阔的应用前景。但是对于监视雷达来说，由于杂波中的可见度SCV需要大于等于70dB 80dB，因此辐射信号波形及各相参本振信号源的单边带相位噪声，在偏离载频IHz处应小于等于-80dBc/Hz。如此低的相位噪声对频率源提出了更高的要求。
发明内容本实用新型的目的，就是针对现有技术所存在的不足，而提供一种监视雷达超低相位噪声低杂散频率合成器的技术方案，该方案采用晶振、晶振滤波器、FPGA控制电路、DDS电路和放大滤电路。可以解决现在监视雷达系统对信号源的相位噪声特性、杂波抑制特性及谐波抑制特性都具有很高要求的问题，能够满足监视雷达系统对频率源模块的要求，具有广阔的运用前景。本方案是通过如下技术措施来实现的一种监视雷达超低相位噪声低杂散频率合成器，其特征是包括有晶振、晶振滤波器、FPGA控制电路、DDS电路和放大滤电路；晶振与晶振滤波器连接；晶振滤波器与放大滤波电路连接，输出时钟信号；晶振滤波器还与FPGA控制电路连接；FPGA控制电路输出端与DDS电路输入端之间设置有放大滤波电路；DDS电路输出端连接有放大滤波电路，输出激励信号与校准信号。晶振滤波器与三路放大滤波电路连接，输出三组时钟信号。FPGA控制电路分别与五路DDS电路连接，各DDS电路输出端均与放大滤波电路连接，输出四组激励信号与一组校准信号。本方案的有益效果可根据对上述方案的叙述得知，由于在该方案中利用高稳定性，低相位噪声的晶体振荡器作为系统的参考时钟，其输出先经过一级晶体滤波器，以消除参考时钟频率± IOOKHz范围内的杂散。通过滤波过后的参考时钟，功分四路，其中三路作为时钟信号，经放大滤波后输出。另外一路通过FPGA锁相环锁相，输出IGHz的DDS时钟信号。该时钟信号经过五功分，放大滤波后分别激励五个DDS，产生35MHz 70MHz，并利用DDS，实现调制的功能。由此可见，本实用新型与现有技术相比，具有实质性特点和进步，其实施的有益效果也是显而易见的。
[0009]图1为本实用新型具体实施方式
的结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过一个具体实施方式
，并结合其附图，对本方案进行阐述。通过附图可以看出，本方案包括有晶振、晶振滤波器、FPGA控制电路、DDS电路和放大滤电路；晶振与晶振滤波器连接；晶振滤波器与放大滤波电路连接，输出时钟信号；晶振滤波器还与FPGA控制电路连接；FPGA控制电路输出端与DDS电路输入端之间设置有放大滤波电路；DDS电路输出端连接有放大滤波电路，输出激励信号与校准信号。晶振滤波器与三路放大滤波电路连接，输出三组时钟信号。FPGA控制电路分别与五路DDS电路连接，各DDS电路输出端均与放大滤波电路连接，输出四组激励信号与一组校准信号。本方案选用IOOMHz晶体振荡器，其型号为SOXO16BFIOOMBS⑶。该款晶振输出IOOMHz时相位噪声可达-105dBc/Hz@10Hz。理论上，IOOMHz的参考信号产生IGHz的DDS时钟信号，在FPGA芯片底噪足够低(输出为IGHz时，底噪优于-125dBc/HZ@10HZ)，不会对信号的相位噪声产生影响的时候，相位噪声会恶化201gl0。但是用IGHz的时钟信号激励DDS产生80MHz的所需频率时，同样在DDS的底噪不影响输出信号相位噪声的情况下(DDS芯片在输出80MHz时，底噪优于-120dBc/HZ@10HZ，不会对输出信号相位噪声产生影响)，相位噪声会改善201gl2. 5。因此理论上输出频率80MHz时的相位噪声为-105+201gl0-201gl2. 5=-107dBc/Hzil0Hz,与指标要求有一定余量，可以满足近载频相位噪声优于-100dBc/Hz@10Hz的指标要求。本方案在晶振的输出端，选用晶体滤波器进行滤波处理，以抑制晶振近端由于电源干扰引起的杂散。然后用IGHz作为DDS的参考时钟频率。这是因为DDS输出的杂散与DDS的参考时钟是有关联的，在相同输出频率的情况下，DDS的参考时钟频率越高，DDS输出频率杂散就越低。而本实施例选用DDS电路的最高时钟频率为1GHz，所以采用最高时钟频率输入以得到较好的杂散特性，能够满足带内杂散优于_75dBc这个指标要求。
权利要求1.一种监视雷达超低相位噪声低杂散频率合成器，其特征是包括有晶振、晶振滤波器、FPGA控制电路、DDS电路和放大滤波电路、环路滤波器、PLL频率合成器、压控振荡器；所述晶振与晶振滤波器输入端连接；所述晶振滤波器输出端分别与第一放大滤波电路输入端、PLL频率合成器输入端连接；所述PLL频率合成器输出端与环路滤波器输入端连接；所述环路滤波器输出端与压控振荡器输入端连接；所述压控振荡器的输出端分别与PLL频率合成器的另一输入端、第二放大滤波器输入端连接；所述第二放大滤波器输出端与DDS电路输入端连接；所述DDS电路输出端与第三放大滤波器输出端连接所述FPGA控制电路与DDS电路的另一输入端连接。
2.根据权利要求1所述的一种监视雷达超低相位噪声低杂散频率合成器，其特征是所述晶振滤波器与三路第一放大滤波电路连接，输出三组时钟信号。
3.根据权利要求1所述的一种监视雷达超低相位噪声低杂散频率合成器，其特征是所述FPGA控制电路分别与五路DDS电路连接，各DDS电路输出端均与第三放大滤波电路连接，输出四组激励信号与一组校准信号。
专利摘要本实用新型提供了一种监视雷达超低相位噪声低杂散频率合成器的技术方案，该方案采用晶振、晶振滤波器、FPGA控制电路、DDS电路和放大滤电路。可以解决现在监视雷达系统对信号源的相位噪声特性、杂波抑制特性及谐波抑制特性都具有很高要求的问题，能够满足监视雷达系统对频率源模块的要求，具有广阔的运用前景。
文档编号H03L7/18GK202872761SQ20122056471
公开日2013年4月10日 申请日期2012年10月31日 优先权日2012年10月31日
发明者杨光, 宋烨曦, 孙敏 申请人:四川九洲电器集团有限责任公司