专利名称：双路缓冲快速连续扫频电路的制作方法
技术领域：
本实用新型涉及扫频电路技术，特别是一种双路缓冲快速连续扫频电路。
背景技术：
目前的扫频电路主要有锁相环实现和直接数字频率合成技术。其中，单晶体管震荡电路由于器件原因，只能产生频率极低频率的信号；锁相环能够产生频率很高的信号，锁相环的输出频率的稳定需要一个比较长的时间，一般为几百微秒，且VCO (压控振荡器)的振荡频率范围较小，输出频率范围有限，直接数字频率合成技术的频率建立时间很短，但由于DA (数模转换器)速率的限制，目前能够实现的频率也只有几百兆赫兹。如图1所示，R、B、P均为分频器，PO为鉴相器，LF为低通滤波器，通过鉴相器比较VCO输出分频后与晶体振荡器的分频·进行比较，当两个频率和相位完全一样时，LF输出电平为0，VCO频率稳定，最终输出的频率为Fo=(Fin*B*P)/R，在经过一级分频器，可根据其倍频和分频计算出输出频率，当需要进行频率改变时，需修改其倍频和分频系数，VCO要再次完成稳定输出的过程，这个时间一般比较长，需要几百微秒。采用DDS (直接数字频率合成器)增加带宽，其原理框图如图2所示，如A=asin(wt+Θ )，w为该正弦波的角频率，α为正弦波的幅度，Θ为正弦波的初始相位。对于数字系统:t为离散信号=0，1，2……。对应图1中的控制位，相位控制字表示Θ，频率控制字表示W，可以再正弦查找表与DAC之间插入一个乘法器用于表示α，那么:A= a sin (wt+θ )，则频率为 F= (N/2n)*Fc其中，Fe为数字系统的采样频率。DDS的带宽主要取决于数模转换器的工作频率，该方法由于具有很宽的瞬时带宽，超快的变化速率，以及很细的频率分辨率而得到广泛的应用，但该方法受到DAC的速率限制，其带宽一般只有几百兆赫兹。
实用新型内容本实用新型为解决上述技术问题，提供了一种双路缓冲快速扫频电路，可以根据需要，配置适合频率的锁相环，能够完成很宽频率范围的扫描信号。本实用新型的技术方案如下:双路缓冲快速扫频电路，其特征在于:包括DDS、一级混频器、一级滤波器、二级混频器、二级滤波器和三个锁相环，三个锁相环分别是锁相环一、锁相环二和锁相环三；DDS的输出端连接至一级混频器，一级混频器的输出端连接至一级滤波器的输入端，一级滤波器的输出端连接至二级混频器的输入端，二级混频器的输出端连接至二级滤波器的输入端；其中，一级混频器的输入端还连接锁相环一，二级混频器的输入端还连接锁相环二和锁相环三。所述锁相环二和锁相环三的输出端连接至一选择器的输入端，所述选择器的输出端连接至二级混频器的输入端。[0012]所述双路缓冲快速扫频电路的前端设置有控制电路，控制电路的输出端分别连接至DDS的输入端、选择器的输入端、锁相环二和锁相环三的输入端。本实用新型的原理如下:通过前端的控制电路控制DDS产生第一级输出信号，该信号经过第一级锁相环一的输出频率进行混频得到一级混频信号；当需要扫描的范围大于DDS能够直接满足的输出范围时，就需要锁相环二和锁相环三交替工作，当正在使用锁相环二时，就配置锁相环三的输出，使锁相环三的输出信号为调制后得到的最终输出信号的频率范围正好为锁相环二的输出信号调制后的最终输出信号的频率的延续，在锁相环三的建立时间内，选择一持续选择锁相环二的输出信号为载频输入混频器，当DDS完成一次扫描后，如果锁相环三的输出信号已经稳定，则快速的将混频器的载频切换为锁相环三的输出信号，再重新配置锁相环二的输出频率，如此循环，就能够完成很宽频率范围的扫描信号。本实用新型的有益效果如下:本实用新型不受DAC的速率限制，配合高林率双缓冲锁相环的应用，实现大频率范围的快速扫描，完全可以实现50(Γ2500ΜΗζ的连续快速扫描信号，扫描时间间隔最短达到了 2.5ns ο
图1为锁相环的工作原理图图2为DDS的工作原理图图3为本实用新型的电路结构原理图其中，附图标记为:I DDS, 2 一级混频器，3 一级滤波器，4 二级混频器，5 二级滤波器，6锁相环一，7锁相环二，8锁相环三，9选择器，10控制电路。
具体实施方式
如图3所示，双路缓冲快速扫频电路，包括DDS1、一级混频器2、一级混频器3、二级混频器4、二级滤波器5和三个锁相环，三个锁相环分别是锁相环一 6、锁相环二 7和锁相环三8 ；DDS1的输出端连接至一级混频器2，一级混频器2的输出端连接至一级混频器3的输入端，一级混频器3的输出端连接至二级混频器4的输入端，二级混频器4的输出端连接至二级滤波器5的输入端；其中，一级混频器2的输入端还连接锁相环一 6，二级混频器4的输入端还连接锁相环二 7和锁相环三8。所述锁相环二 7和锁相环三8的输出端连接至一选择器9的输入端，所述选择器9的输出端连接至二级混频器4的输入端。所述双路缓冲快速扫频电路的前端设置有控制电路10，控制电路10的输出端分别连接至DDSl的输入端、选择器9的输入端、锁相环二 7和锁相环三8的输入端。本实用新型的原理如下:整个电路由前端的控制电路10控制DDSl产生第一级输出信号，该信号H)为一个快速扫频信号，其输出频率范围可由最终系统需要决定，经过第一级锁相环的输出频率Fl进行混频，得到F2，F2需大于最终需要的输出频率范围，第二级混频器4的载频由两个锁相环输出进行选择，其工作方式为，当需要扫描的范围大于DDSl能够直接满足的输出范围时，就需要两个锁相环交替工作，当正在使用锁相环2时，就配置锁相环3的输出，使F4为调制后得到的F6的频率范围正好为F3调制后的F6的频率的延续，在锁相环3的建立时间内，选择一持续选择F3为载频输入混频器，当DDSl完成一次扫描后，如果F4已经稳定，则快速的将混频器的载频切换为F4，再重新配置锁相环2的输出频率，如此循环，就能够完成很宽频率范围的扫描信号。目前可以实现50(Γ2500ΜΗζ的连续扫描信号，扫描时间间隔小于10ns，频率分辨率达到了 IHz。根据需要，通过 选择更高频率的锁相环，就能够实现更大频率范围的扫描。
权利要求1.双路缓冲快速扫频电路，其特征在于:包括DDS(I)、一级混频器(2)、一级混频器(3)、二级混频器(4)、二级滤波器(5)和三个锁相环，三个锁相环分别是锁相环一(6)、锁相环二(7)和锁相环三(8);DDS (I)的输出端连接至一级混频器(2)，一级混频器(2)的输出端连接至一级混频器(3)的输入端，一级混频器(3)的输出端连接至二级混频器(4)的输入端，二级混频器(4)的输出端连接至二级滤波器(5)的输入端；其中，一级混频器(2)的输入端还连接锁相环一(6)，二级混频器(4)的输入端还连接锁相环二(7)和锁相环三(8)。
2.根据权利要求1所述的双路缓冲快速扫频电路，其特征在于:所述锁相环二(7)和锁相环三(8)的输出端连接至一选择器(9)的输入端，所述选择器(9)的输出端连接至二级混频器(4)的输入端。
3.根据权利要求1或2所述的双路缓冲快速扫频电路，其特征在于:所述双路缓冲快速扫频电路的前端设置有控制电路(10)，控制电路(10)的输出端分别连接至DDS (I)的输入端、选择器(9)的输入端、锁相环二(7)和锁相环三(8)的输入端。
专利摘要本实用新型涉及扫频电路技术，特别是一种双路缓冲快速连续扫频电路，包括DDS、一级混频器、一级滤波器、二级混频器、二级滤波器和锁相环一、锁相环二和锁相环三；DDS的输出端连接至一级混频器，一级混频器的输出端连接至一级滤波器的输入端，一级滤波器的输出端连接至二级混频器的输入端，二级混频器的输出端连接至二级滤波器的输入端；其中，一级混频器的输入端还连接锁相环一，二级混频器的输入端还连接锁相环二和锁相环三；本实用新型不受DAC的速率限制，可以通过高频率的锁相环实现大频率范围的扫描，完全可以实现500~2500MHz的连续扫描信号。
文档编号H03L7/07GK202978900SQ20122069176
公开日2013年6月5日 申请日期2012年12月14日 优先权日2012年12月14日
发明者王翔, 夏思宇 申请人:四川赛狄信息技术有限公司