专利名称：一种带有滤波整形电路的盲过采样时钟数据恢复电路的制作方法
技术领域：
本发明涉及半导体集成电路设计技术领域，特别是涉及用于串行通信的时钟数据恢复电路(⑶R )。
背景技术：
时钟数据恢复电路(CDR)作为接收端的重要组成部分，它负责从高速的串行数据中提取同步信息，并利用这个同步信息对串行信号采样恢复出正确的数字信号，并对数据实现串并转换。一般而言，串行数据在发送端发送到传输介质上时，数据信号的特性比较理想。而在接收端，通过传输介质到达的数据信号被外界噪声和干扰叠加了。接收端在从串行数据中提取数据时，必须选择最佳的采样判决时刻，从而保证最小的误码率。针对这样的情况，数据恢复电路必须具备一定的抖动容限和抑制噪声、干扰的能力。盲过采样数据恢复电路主要分为接收器和数据恢复电路两个部分，由于本地时钟频率的限制，接收器一般采用空间过采样，而其实现方法有同频多相时钟采样和数据延迟链采样两种具体的方法。传统数据恢复电路采用的主要是逻辑上的差别，主要有两种:一种是统计判决:相邻两组寄存器的相应位进行异或以完成边沿检测，检测结果分组相加，那么距离最大数值对应的采样时钟最远的时钟可作为恢复时钟，由该时钟采样的数据可作为恢复数据；第二种是鉴相编码:通过鉴相然后对采样数据流中的跳变沿作标记，进而选择合适的采样时钟作为最佳采样恢复点。统计判决这种方法要求输入数据率与本地采样频率一样才可以保证正确恢复出数据，如果有频差，恢复时间久了就会造成巨大的误码，而鉴相编码这种方式则允许两者存在一定的频率偏差，所以适用范围更广；对于统计判决而言，需要消耗一定的数据位进行相位统计进而才能产生正确的采样相位，锁定时间太长；鉴相编码电路的话相较于统计判决的方法，计算量相对更大一些，数据处理的周期也相对更长，数字实现相对复杂；对于鉴相编码电路而言也存在着一些问题，其中采样数据流不平滑将直接影响数据的正确恢复，造成极大的误码率(BER)，连续字过多时也会产生比较大的影响。
发明内容
发明目的:针对上述现有存在的问题和不足，本发明的目的是提供一种带有滤波整形电路的盲过采样时钟数据恢复电路，在传统盲过采样时钟数据恢复电路的接收器后面经过同步调整模块，加上本滤波整形电路。该滤波整形电路必须要与前级的同步调整模块和后级的鉴相编码模块合理组合，才能实现很好的抗噪特性，获得很高的抖动容限。技术方案:本发明的一种带有滤波整形电路的盲过采样时钟数据恢复电路包括由并行过采样模块构成的接收器；由同步调整电路、滤波整形电路、鉴相编码电路、控制电路、数据选择电路构成的数据恢复电路，由鉴频鉴相器、电荷泵、环路滤波器、分频器、多相位压控振荡器构成的锁相环；其中同步调整电路的输入端直接与接收器相连，输出端接滤波整形电路，滤波整形电路的输出端分两路，一路接鉴相编码电路，另一路接数据选择电路，控制电路分别与鉴相编码电路和数据选择电路连接；在锁相环中，鉴频鉴相器、电荷泵、环路滤波器、分频器顺序连接构成一个环路，环路滤波器的输出端接多相位压控振荡器，多相位压控振荡器的输出端接接收器；
该滤波整形电路包括3个11位寄存器阵列、9个加法器阵列、9个数据选择电路阵列和I个9位输出寄存器，其中，寄存器阵列包括即第一寄存器regl、第二寄存器reg2、第三寄存器reg3 ；
同步调整后得到的 11 位数据 PBit4、PBit5、PBit6、PBit7、PBit8、BitU Bit2、Bit3、Bit4、Bit5、Bit6分别存入三个寄存器的相应位置，PBit表示前一采样数据流中的数据，Bit表示当前采样数据流中的数据。在三个寄存器下面的是9个3输入2输出的加法器，将第一寄存器的PBit6、第二寄存器的PBit5和第三寄存器的PBit4与第一加法器的输入端相连，将第一寄存器的PBit7、第二寄存器的PBit6和第三寄存器的PBit5与第二加法器的输入端相连，将第一寄存器的PBit8、第二寄存器的PBit7和第三寄存器的PBit6与第三加法器的输入端相连，将第一寄存器的Bitl、第二寄存器的PBit8和第三寄存器的PBit7与第四加法器的输入端相连，将第一寄存器的Bit2、第二寄存器的Bitl和第三寄存器的PBit8与第五加法器的输入端相连，将第一寄存器的Bit3、第二寄存器的Bit2和第三寄存器的Bitl与第六加法器的输入端相连，将第一寄存器的Bit4、第二寄存器的Bit3和第三寄存器的Bit2与第七加法器的输入端相连，将第一寄存器的Bit5、第二寄存器的Bit4和第三寄存器的Bit3与第八加法器的输入端相连，最后将第一寄存器的Bit6、第二寄存器的Bit5和第三寄存器的Bit4与第九加法器的输入端相连,在每个加法器下端接一个2输入I输出的数据选择模块，将第一加法器的输出H1、LI与第一数据选择模块的输入端相连,将第二加法器的输出H2、L2与第二数据选择模块的输入端相连，将第三加法器的输出H3、L3与第三数据选择模块的输入端相连，将第四加法器的输出H4、L4与第四数据选择模块的输入端相连，将第五加法器的输出H5、L5与第五数据选择模块的输入端相连,将第六加法器的输出H6、L6与第六数据选择模块的输入端相连，将第七加法器的输出H7、L7与第七数据选择模块的输入端相连，将第八加法器的输出H8、L8与第八数据选择模块的输入端相连,将第九加法器的输出H9、L9与第九数据选择模块的输入端相连，最后，将9个数据选择模块一共9个输出与最下端的输出寄存器相连，这样就构成了本滤波整形电路。本发明的实现原理:为了消除采样数据流中的畸变数据，滤波整形电路的实现是基于数据流的一些特性，如果产生了一个畸变采样数据，那么这个采样数据必定与前后数据都相异，正是基于这种特性，就可以实现畸变采样数据的整形，恢复数据的平滑。对于4倍及4倍以上盲过采样时钟数据恢复电路都适用。有益效果:本发明通过对采样数据的的滤波整形，使得原本带有畸变采样数据的数据流变得光滑平整，跳变沿更加准确规整，这样再配合后面的鉴相编码电路，完成对采样数据流的相位检测和数据恢复。此发明的加入,大大提高了电路的边沿检测的准确性,采样数据流的平整进一步提高了数据恢复的准确性，有效的降低了盲过采样时钟数据恢复电路的误码率(BER)，系统具有较高的抗噪性能和抖动容限。如果采样频率为5Gbps，采用5倍过采样的话，那么在频率所定范围为250M的时候，连续字容忍达到了 32个bit，性能优异。
图1是本发明的应用于盲过采样时钟数据恢复电路的滤波整形电路；
图2是滤波整形电路的结构。图3是采样数据流同步调整的结构。图4是加入了滤波整形电路的盲过采样时钟数据恢复电路的综合后时序仿真图。
具体实施例方式为了进一步说明本发明的优势所在以及具体采取的技术手段，以下便结合图示详细说明本发明的具体实施方式
及电路结构。图1示出所构成的盲过采样时钟数据恢复电路，其包括由并行过采样模块构成的接收器，由同步调整模块、滤波整形电路、鉴相编码电路、控制电路、数据选择电路构成的数据恢复模块，其中同步调整模块直接与接收器相连，后面接上本滤波整形电路，然后分两路，下路接鉴相编码电路，右路接数据选择电路，最后通过控制电路，再将鉴相编码电路和数据选择电路连接起来。由鉴频鉴相器PFD、电荷泵CP、环路滤波器LF、分频器/M以及多相位压控振荡器VCO组成的锁相环，其中由PFD、CP、LF、/M相互连接构成一个环路，再在LF上面接多相位VC0，多相位VCO与接收器相连接。图2示出了可应用于盲过采样时钟数据恢复电路的滤波整形电路，该滤波整形电路主要有四部分构成:3个11位寄存器阵列:第一寄存器regl、第二寄存器reg2、第三寄存器reg3，9个加法器阵列，9个数据选择电路阵列，I个9位输出寄存器。其中同步调整后得到的 11 位数据 PBit4、PBit5、PBit6、PBit7、PBit8、Bitl、Bit2、Bit3、Bit4、Bit5、Bit6 分别存入三个寄存器的相应位置，PBit表示前一采样数据流中的数据，Bit表示当前采样数据流中的数据。在三个寄存器下端是9个3输入2输出的加法器，将第一寄存器的PBit6、第二寄存器的PBit5和第三寄存器的PBit4与第一加法器的输入端相连，将第一寄存器的PBit7、第二寄存器的PBit6和第三寄存器的PBit5与第二加法器的输入端相连，将第一寄存器的PBit8、第二寄存器的PBit7和第三寄存器的PBit6与第三加法器的输入端相连，将第一寄存器的Bitl、第二寄存器的PBit8和第三寄存器的PBit7与第四加法器的输入端相连，将第一寄存器的Bit2、第二寄存器的Bitl和第三寄存器的PBit8与第五加法器的输入端相连，将第一寄存器的Bit3、第二寄存器的Bit2和第三寄存器的Bitl与第六加法器的输入端相连，将第一寄存器的Bit4、第二寄存器的Bit3和第三寄存器的Bit2与第七加法器的输入端相连，将第一寄存器的Bit5、第二寄存器的Bit4和第三寄存器的Bit3与第八加法器的输入端相连，最后将第一寄存器的Bit6、第二寄存器的Bit5和第三寄存器的Bit4与第九加法器的输入端相连，在每个加法器下端接一个2输入I输出的数据选择模块,将第一加法器的输出H1、L1与第一数据选择模块的输入端相连,将第二加法器的输出H2、L2与第二数据选择模块的输入端相连，将第三加法器的输出H3、L3与第三数据选择模块的输入端相连，将第四加法器的输出H4、L4与第四数据选择模块的输入端相连，将第五加法器的输出H5、L5与第五数据选 择模块的输入端相连,将第六加法器的输出H6、L6与第六数据选择模块的输入端相连，将第七加法器的输出H7、L7与第七数据选择模块的输入端相连，将第八加法器的输出H8、L8与第八数据选择模块的输入端相连,将第九加法器的输出H9、L9与第九数据选择模块的输入端相连，最终，将9个数据选择模块一共9个输出与最下端的输出寄存器相连，这样就构成了本滤波整形电路。图1示出加入了整形模块的盲过采样时钟数据恢复电路主要分为接收器和数据恢复电路两个部分，对于接收机中的采样部分，将通过锁相环输出的8个相位差45.的时钟对输入信号进行4倍盲过采样，那么就同时采样两位信号，减小了对PLL输出时钟频率的要求，这个过采样率，既保证了对接收数据信号的抖动容限，所需的采样时钟数目又不至于很多，保证了电路在PLL输出时钟数目较少的情况下都能使用。过采样之后，将采样得到的数据流送入同步调整模块，对于整个滤波整形电路而言，如果是整形9位采样数据流的话不仅需要当前整形的这 9 位:PBit5、PBit6、PBit7、PBit8、Bitl、Bit2、Bit3、Bit4、Bit5 还需要前一数据流中的PBit4，加上当前数据码流中的Bit6，调整的时候，只需将当前8位采样数据流中的后5位留下用作下次整形。每次调整之后，输出需要整形的9位采样数据和两侧的两个额外数据到滤波整形电路中去。图3示出了本滤波整形电路的结构，对上述11位数据分成三组，一组进行数据前移，一组数据后移，将三组数据分别存储，然后将所需整形的数据位上的3个数据相加，通过将第一寄存器的PBit6、第二寄存器的PBit5和第三寄存器的PBit4与第一加法器的输入端相连，将第一寄存器的PBit7、第二寄存器的PBit6和第三寄存器的PBit5与第二加法器的输入端相连，将第一寄存器的PBit8、第二寄存器的PBit7和第三寄存器的PBit6与第三加法器的输入端相连，将第一寄存器的Bitl、第二寄存器的PBit8和第三寄存器的PBit7与第四加法器的输入端相连，将第一寄存器的Bit2、第二寄存器的Bitl和第三寄存器的PBit8与第五加法器的输入端相连，将第一寄存器的Bit3、第二寄存器的Bit2和第三寄存器的Bitl与第六加法器的输入端相连，将第一寄存器的Bit4、第二寄存器的Bit3和第三寄存器的Bit2与第七加法器的输入端相连，将第一寄存器的Bit5、第二寄存器的Bit4和第三寄存器的Bit3与第八加法器的输入端相连，最后将第一寄存器的Bit6、第二寄存器的Bit5和第三寄存器的Bit4与第九加法器的输入端相连，得到一个两位2进制数HxLx，如果当前整形的数据为突变数据，假设为1，那么左右数据都为0，此时HxLx为01，那么Hx即为整形数据应该输出的数据0，如果当前整形数据为0，那么左右数据都为1，此时HxLx为10，那么Hx仍为整形数据应该输出的数据1，所以下面的2/3判决电路即为一个数据选择模块，选择将正确的数据输出到9位输出寄存器中，9位输出寄存器内的数据作为整形电路的输出。通过这个电路对采样数据流的滤波整形，消除了其中的畸变采样数据，使得整个采样数据流变得更加平整，之后再加上鉴相编码电路对整形之后的采样数据流进行跳变沿的检测，并将每位采样数据在外围控制电路的操作下进行编码，完成对采样数据流的重定时，最终加上数据选择电路，根据所得编码选择合适的采样时钟作为最佳采样恢复点进而恢复出有效数据。图4示出了加入了滤波整形电路的盲过采样时钟数据恢复电路的综合后仿真图，这样的盲过采样电路已经通过Verilog编程实现,完成Modelsim与Quartus II的综合后仿真，由于采用FPGA验证，受限于FPGA内部的PLL输出时钟数限制，故采用内部PLL的4个输出时钟clk0、clkl、clk2、clk3，相位差90°双边沿采样来实现，在clkl的下降沿同时输出两位结果doutl、dout2,可以看到,最终输出结果与输入信号(din)完全一致,并且消除了 din中的畸变信号，证明了本电路的正确性。此设计满足了 IOOM光纤以太网的数据恢复速率要求了。这个滤波整形电路的加入，再配合前后的同步调整和鉴相编码模块，使得这样的盲过采样时钟数据恢复具有更广的适用范围，对于连续字有很高的容忍度，能够很快的锁定并恢复出数据，还有很高的抗噪性能，能够改善采样数据流中的不平滑，最终大大降低数据恢复的误码率(BER)，完成突发模式下的数据恢复。以上仅是本发明的实例，不构成对本发明的任何限制，显然，在本发明的思想下，任何熟悉本专业的技术人员，在不脱离本发明的技术方案范围内，可利用上述揭示的技术内容对电路结构及元逻辑思想进行适当调整或优化，依据本发明的技术是指对以上实例所作的任何简单修改、等同变换与修饰，均属于本发明技术方案的范围。
权利要求
1.一种带有滤波整形电路的盲过采样时钟数据恢复电路，其特征在于所述的盲过采样时钟数据恢复电路包括由并行过采样模块构成的接收器(I);由同步调整电路(21)、滤波整形电路(22)、鉴相编码电路(23)、控制电路(24)、数据选择电路(25)构成的数据恢复电路(2);由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、分频器(/M)、多相位压控振荡器(VCO)构成的锁相环(3);其中同步调整电路(21)的输入端直接与接收器(I)相连，输出端接滤波整形电路(22)，滤波整形电路(22)的输出端分两路，一路接鉴相编码电路(26)，另一路接数据选择电路(27)，控制电路(24)分别与鉴相编码电路和数据选择电路连接；在锁相环(3)中，鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、分频器(/M)顺序连接构成一个环路，环路滤波器(LF)的输出端接多相位压控振荡器(VC0)，多相位压控振荡器(VCO)的输出端接接收器(I)。
2.按照权利要求1所述的 带有滤波整形电路的盲过采样时钟数据恢复电路,其特征在于:该滤波整形电路包括3个11位寄存器阵列、9个加法器阵列、9个数据选择电路阵列和I个9位输出寄存器，其中，寄存器阵列包括即第一寄存器regl、第二寄存器reg2、第三寄存器 reg3 ； 同步调整后得到的 11 位数据 PBit4、PBit5、PBit6、PBit7、PBit8、BitU Bit2、Bit3、Bit4、Bit5、Bit6分别存入三个寄存器的相应位置，PBit表示前一采样数据流中的数据，Bit表示当前采样数据流中的数据； 在三个寄存器下面的是9个3输入2输出的加法器，将第一寄存器的PBit6、第二寄存器的PBit5和第三寄存器的PBit4与第一加法器的输入端相连，将第一寄存器的PBit7、第二寄存器的PBit6和第三寄存器的PBit5与第二加法器的输入端相连，将第一寄存器的PBit8、第二寄存器的PBit7和第三寄存器的PBit6与第三加法器的输入端相连，将第一寄存器的Bitl、第二寄存器的PBit8和第三寄存器的PBit7与第四加法器的输入端相连，将第一寄存器的Bit2、第二寄存器的Bitl和第三寄存器的PBit8与第五加法器的输入端相连，将第一寄存器的Bit3、第二寄存器的Bit2和第三寄存器的Bitl与第六加法器的输入端相连，将第一寄存器的Bit4、第二寄存器的Bit3和第三寄存器的Bit2与第七加法器的输入端相连，将第一寄存器的Bit5、第二寄存器的Bit4和第三寄存器的Bit3与第八加法器的输入端相连，最后将第一寄存器的Bit6、第二寄存器的Bit5和第三寄存器的Bit4与第九加法器的输入端相连，在每个加法器下端接一个2输入I输出的数据选择模块,将第一加法器的输出H1、L1与第一数据选择模块的输入端相连,将第二加法器的输出H2、L2与第二数据选择模块的输入端相连，将第三加法器的输出H3、L3与第三数据选择模块的输入端相连,将第四加法器的输出H4、L4与第四数据选择模块的输入端相连,将第五加法器的输出H5、L5与第五数据选择模块的输入端相连，将第六加法器的输出H6、L6与第六数据选择模块的输入端相连，将第七加法器的输出H7、L7与第七数据选择模块的输入端相连，将第八加法器的输出H8、L8与第八数据选择模块的输入端相连，将第九加法器的输出H9、L9与第九数据选择模块的输入端相连，最后，将9个数据选择模块一共9个输出与最下端的输出寄存器相连，这样就构成了本滤波整形电路。
全文摘要
本发明公开了一种带有滤波整形电路的盲过采样时钟数据恢复电路，主要用来解决串行通信中数据码流的畸变所导致的误码，提高时钟数据恢复的准确性。所述的盲过采样时钟数据恢复电路包括由并行过采样模块构成的接收器(1)；由同步调整电路(21)、滤波整形电路(22)、鉴相编码电路(23)、控制电路(24)、数据选择电路(25)构成的数据恢复电路(2)；由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、分频器(/M)、多相位压控振荡器(VCO)构成的锁相环(3)；本滤波整形电路的加入有效的改善了采样数据流，使得原本带有毛刺的采样数据流变得更加平滑，使得电路获得更高的抖动容限，具有更高的噪声抑制能力。
文档编号H03L7/085GK103219992SQ20131003820
公开日2013年7月24日 申请日期2013年1月31日 优先权日2013年1月31日
发明者张长春, 高宁, 方玉明, 郭宇锋, 刘蕾蕾, 李卫, 陈德媛 申请人:南京邮电大学