4选1模式信号的解码器的制造方法
【专利摘要】本发明公开了一种解码ISO/IEC15693协议中读卡器发送的4选1模式信号解码器，包括：一高电平长度计数器，一帧头检测电路，一数据解码电路，一帧尾检测电路，一接收信号编码错误检测逻辑电路，一状态标志产生电路。高电平长度计数器计凹槽间的高电平长度，然后参照协议，利用不同编码间的凹槽间的高电平长度不同这一编码特点，再配合解码数据信号，就可以检测帧头，帧尾，并对数据解码以及产生接收信号编码错误标志信号。本发明能改善解码器对凹槽宽度的支持范围。
【专利说明】4选1模式信号的解码器
【技术领域】
[0001]本发明涉及一种解码IS0/IEC15693协议中读卡器发送的4选I模式信号解码器。
【背景技术】
[0002]IS0/IEC15693协议中读卡器发送的4选I模式信号有帧头，数据以及帧尾3种类型。其中:
[0003]图1是IS0/IEC15693协议中读卡器发送的4选I模式信号的帧头包络波形示意图，图中横轴是时间，纵轴是包络幅值。读卡器先发128个载波周期的低电平包络信号，再发768个载波周期的高电平包络信号，最后发128个载波周期的低电平包络信号。
[0004]IS0/IEC15693协议中读卡器发送的4选I模式信号的数据波形分别如图2?图5所示，图中横轴是时间，纵轴是包络幅值。其中，图2是数据值为2比特”00”的波形示意图，图3是数据值为2比特”01”的波形示意图，图4数据值为2比特” 10”的波形示意图，图5是数据值为2比特”11”的波形示意图。每个数据编码时间段长1024个载波周期，它分成4段，各长256个载波周期，凹槽出现在每段的后半段，凹槽出现在哪段决定了代表的2比特数据值。
[0005]图6是以225为例，用4段编码数据组成8比特数据值为225的波形示意图，图中横轴是时间，纵轴是包络幅值；说明4个2比特数据是如何组成8比特数据的。255对应的2进制数据为” 11100001”，如图6所示，先编码发送的是最低2比特即”01”，然后是次低的2比特”00”，然后是”10”，最后是最高的2比特“I I”。
[0006]图7是IS0/IEC15693协议中读卡器发送的4选I模式信号的帧尾波形示意图，图中横轴是时间，纵轴是包络幅值。读卡器先发256个载波周期的高电平包络信号，再发128个载波周期的低电平包络信号，最后发128个载波周期的高电平包络信号。
[0007]上述图中fc为载波频率13.56MHz。
[0008]在IS0/IEC15693协议中，读卡器发送的普通帧由帧头，数据再加帧尾构成。另外读卡器还可以单独发帧尾波形，即不发帧头与数据，仅发帧尾波形。
【发明内容】
[0009]本发明要解决的技术问题是提供一种解码IS0/IEC15693协议中读卡器发送的4选I模式信号解码器，能改善解码器对凹槽宽度的支持范围。
[0010]为解决上述技术问题，本发明的解码IS0/IEC15693协议中读卡器发送的4选I模式信号解码器，以模拟射频解调模块解调输出的时钟rf_clk作为时钟信号，包括:
[0011]一高电平长度计数器，用于计凹槽间的高电平长度；
[0012]一帧头检测电路，与所述高电平长度计数器相连接，用于检测帧头波形，产生帧头标志信号；
[0013]一数据解码电路，与所述高电平长度计数器和帧头检测电路相连接，用于检测数据波形，产生解码数据信号；
[0014]一帧尾检测电路，与所述高电平长度计数器和数据解码电路相连接，用于检测帧尾波形，产生帧尾波形信号；
[0015]一接收信号编码错误检测逻辑电路，与所述高电平长度计数器和数据解码电路相连接，用于检测接收信号编码错误，产生接收信号编码错误标志信号；
[0016]一状态标志产生电路，与所述帧头检测电路、接收信号编码错误检测逻辑电路和帧尾检测电路相连接，用于产生状态标志信号，区分不同接收阶段。
[0017]本发明用一个高电平长度计数器计凹槽间的高电平长度，然后参照协议，利用不同编码间的凹槽间的高电平长度不同这一编码特点，再配合解码数据信号，就可以检测帧头，帧尾，并对数据解码以及产生接收信号编码错误标志信号。本发明能改善解码器对凹槽宽度的支持范围。
[0018]本发明参照IS0/IEC15693协议，利用不同编码间的凹槽间的高电平长度不同这一编码特点来解码，通过设定合适的阈值来区别不同的编码波形，这样就可以通过调整阈值来配合模拟射频电路的解调特点，最大程度上区别不同的编码波形，从而得到正确的解码值。
[0019]本发明整体结构清晰，能检测的错误类型完整，便于硬件实现。
【专利附图】
【附图说明】
[0020]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0021]图1是4选I模式信号的帧头波形示意图；
[0022]图2是4选I模式信号的数据值为2比特”00”的波形示意图；
[0023]图3是4选I模式信号的数据值为2比特”01”的波形示意图；
[0024]图4是选I模式信号的数据值为2比特” 10”的波形示意图；
[0025]图5是4选I模式信号的数据值为2比特” 11”的波形示意图；
[0026]图6是用4段编码数据组成8比特数据值为225的波形示意图；
[0027]图7是4选I模式信号的帧尾波形示意图；
[0028]图8是4选I模式信号解码器的结构框图。
【具体实施方式】
[0029]参见图8所示，所述解码IS0/IEC15693协议中读卡器发送的4选I模式信号解码器，以模拟射频解调模块解调输出的时#rf_clk信号I作为时钟信号，利用不同编码序列的凹槽间的高电平长度不同来实现解码；利用状态标志信号判断读卡器在等待接收帧头阶段还是在接收数据与帧尾阶段；在接收数据与帧尾阶段，通过判断凹槽间的高电平长度的合法性，来给出接收信号编码错误标志；并提供2种帧尾检测方式，分别检测完整帧中的帧尾以及单独帧中的帧尾。
[0030]所述解码器有3个输入信号，分别是:
[0031]A、模拟射频解调模块解调输出的时钟rf_clk信号I。
[0032]B、模拟射频解调模块解调输出的包络信号rf_dout信号2。
[0033]C、标志需要检测单独巾贞EOF (巾贞尾)的信号det_eof_alone_win信号9。
[0034]所述解码器有4个输出信号，分别是:
[0035]a、解码数据信号dec_dout信号8，位宽为2位。
[0036]b、巾贞头标志信号sof_flag信号4。
[0037]C、巾贞尾标志信号eof_flag信号6。
[0038]d、接收信号编码错误标志信号bit_coding_err信号5。
[0039]所述解码器包括:一高电平长度计数器，一帧头检测电路，一数据解码电路，一帧尾检测电路，一接收信号编码错误检测逻辑电路，一状态标志产生电路。图中相同序号信号端口是相互连接的。
[0040]所述高电平长度计数器，在所述包络信号rf_dout信号2的高电平时计时钟rf_elk信号I的个数，得到并输出计数值cnt信号3，该计数值cnt信号3即为高电平长度。在所述包络信号rf_dout信号2的低电平时清O ;计数值cnt信号3的计数范围为O?1664，所以计数值cnt信号3有11位；当计到1664后，不再对计数值cnt信号3累加。
[0041]所述帧头检测电路，由一个预判决逻辑电路，一个最终判决逻辑电路构成。帧头的两个凹槽间的高电平长度为512个载波周期，那么当所述状态标志产生电路输出的状态标志信号dentate信号7为初始值，所述预判断逻辑电路通过所述副载波包络信号rf_dout信号2检测到凹槽发生时，则判断计数值cnt信号3的范围；如果范围在512-N_Slew到512+N_slew范围内，就产生预判决标志信号sof_flag_t，其中，N_slew是考虑到模拟解调电路输出的解调包络变形后，所预留的余量，一般为不大于64的整数。根据IS0/IEC15693协议，帧头的第二个凹槽之后再发生的凹槽至少在384个载波周期之后，所以，先把预判决标志信号sof_flag_r在凹槽发生时锁存起来。
[0042]所述最终判决逻辑电路，在预判决标志信号sof_f lag_r为1，计数值cnt信号3等于设定值N_sof_high_least以及所述状态标志产生电路输出的状态标志信号dec_state信号7为初始值，这3个条件同时有效时，产生最终的帧头标志信号sof_flag信号4。其中，所述设定值N_sof_high_least —般为不大于384的整数。所述凹槽发生的时刻,可通过所述副载波包络信号rf_dout信号2的边沿来判断。
[0043]所述数据解码电路，用于实现下面的解码逻辑运算cnt [10:8] - (3-dec_dout)，计算结果记为dec_dout_t ;其中cnt[10:8]表示所述计数值cnt信号3的第10到第8位，dec_d0Ut为所述数据解码电路输出的上一个解码数据信号8。在凹槽发生时，把deC_dout_t存入触发器中，就是所述数据解码电路输出的解码数据信号dec_d0Ut信号8。
[0044]根据IS0/IEC15693协议一个数据编码时间段内的凹槽与前一个凹槽间的高电平长度即计数值cnt信号3可以表示成N*256+128，其中，N为整数，N可以通过把计数值cnt信号3的值去掉后8位后得到，表示乘号。这个N减去前一个数据编码时间段的凹槽之后剩下的高电平长度N_left，就得到解码的数据值，即解码数据信号dec_d0Ut信号8，其中，N_left可以通过固定数3减去上一个解码数据值dec_d0Ut信号8来得到。由于帧头波形的后半个波形与数据2的编码波形相同，所以在接收到帧头标志信号sof_flag信号4后，把解码数据信号dec_d0Ut信号8的初始值设为2。
[0045]所述帧尾检测电路，由一个预判决逻辑电路，一个最终判决逻辑电路构成。
[0046]所述预判决逻辑电路分2部分，分别检测完整帧中的帧尾与单独帧中的帧尾。
[0047]检测完整巾贞的巾贞尾,用于实现下面的逻辑运算，cnt- (3-dec_dout) *256,如果计算结果在256_N_slew到256+N_slew之间，就产生预判决信号eof_flag_t0，其中，N_slew是考虑到模拟解调电路造成的解调包络变形后，所预留的余量，一般为不大于64的整数。根据IS0/IEC15693协议，帧尾的凹槽距离前一个凹槽间的高电平长度为256+N_left*256，所以在解码状态标志信号deC_State信号7为翻转值时，计算计数值cnt信号3减去N_left*256的值，如果其结果在256-N_slew到256+N_slew之间，就产生预判决信号eof_flag_tO。
[0048]检测单独帧的帧尾时，由于帧尾波形在凹槽前有256个载波周期的高电平，所以在凹槽发生时，判断计数值cnt信号3的值，当这个值大于255，就产生预判决信号eof_flag_tlο
[0049]根据输入的标志需要检测单独巾贞EOF的信号det_eof_alone_win信号9来选择预判决信号eof_flag_t0和预判决信号eof_flag_tl中的I个作为最终的预判决标志信号eof_flag_t0由于帧尾波形在凹槽后至少保持128个载波周期的高电平，所以在凹槽发生时，先把预判决标志信号eof_flag_r锁存。
[0050]所述最终判决逻辑电路，判断预判决标志信号eof_flag_t、计数值cnt信号3和状态标志信号dec_state信号7 ;如果预判决标志信号eof_flag_t等于I,计数值cnt信号3等于N_eof_high_least,状态标志信号dec_state信号7为翻转后的值,这3个条件同时满足，贝1J产生并输出巾贞尾标志信号eof_flag信号6,其中N_eof_high_least —般为不大于128的整数。
[0051]所述接收信号编码错误检测逻辑电路，由3个判决逻辑电路构成，分别判断编码中的凹槽间的高电平长度过长，凹槽间的高电平长度过短以及凹槽位置不对3种接收信号编码错误。根据数据编码特点，可能会出现上述3种接收信号编码错误。
[0052]判决凹槽间的高电平长度过长逻辑电路，检测计数值cnt信号3的值是否超过1664，如果超过就出凹槽间隔过长编码错误标志。两个凹槽间的高电平长度最长的情况发生在前一个数据为0，后一个数据为3 ;根据IS0/IEC15693协议，两个凹槽间间隔的高电平长度为(3*256>2+128即1664。所以当计数值cnt信号3超过1664，就判为凹槽间的高电平长度过长了。
[0053]判决凹槽间的高电平长度过短逻辑电路，在凹槽发生时，判断cnt- (3-dec_dout) *256是否小于128-N_sIew，如果是，就判为凹槽间的高电平长度过短，其中N_sIew同样是考虑到模拟解调电路造成的解调包络变形后，所预留的余量，一般为不大于64的整数。两个凹槽间的高电平长度最短的情况发生在前一个数据为3，后一个数据为0，这时，间隔为128。所以先把计数值cnt信号3减去前一个数据编码时间段的凹槽之后剩下的高电平长度即cnt-N_left*256，如果结果小于128-N_Slew，那么就判为凹槽间的高电平长度过短了。
[0054]判断凹槽位置不对逻辑电路，在凹槽发生时，判断cnt-(3_dec_dout)*256,如果结果不在 256-N_slew 到 256+N_slew 之间，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew之间，那么判为凹槽位置不对。其中N_slew同样是考虑到模拟解调电路造成的解调包络变形后，所预留的余量，一般为不大于64的整数，N_value可取0，1，2，3这4个值中的一个。根据数据编码特点，两个凹槽间的高电平长度为N*256+128个载波周期，如果把计数值cnt信号3减去前一个数据编码时间段的凹槽之后剩下的高电平长度即cnt-N_left*256，那么这个值就应该是N_value*256+128，其中N_value就是本次编码值，也就是可以取O，1，2，3这4个值中的一个。而如果是一个数据后跟帧尾的话，那么cnt-N_left*256就应该是256，所以如果这个值不在256_N_slew到256+N_slew之间，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew 之间，那么判为凹槽位置不对了。
[0055]为了屏蔽在未检测到帧头时就出接收信号编码错误标志信号，所以需要判断以上三种错误的任意一种发生在状态标志信号deC_State信号7为翻转后的值后，才出接收信号编码错误标志信号bit_coding_err信号5。也就是说,在状态标志信号dec_state信号7翻转后，上述3种接收信号编码错误的任意一种发生则产生并输出接收编码错误标志信号 bit_coding_err 信号 5。
[0056]所述状态标志产生电路，当收到帧头标志信号sof_flag信号4后，其输出的状态标志信号dec_state信号7翻转，当收到接收编码错误标志信号bit_coding_err信号5或中贞尾标志信号eof_flag信号6后，其输出的状态标志信号dec_state信号7恢复成初始值。由于未检测到帧头时，会误报接收编码错误，另外，帧头也仅能在帧的开始被检测，数据解码和完整帧的帧尾检测也仅能在帧头检测到后才开始进行，所以需要由状态标志来区分检测帧头状态阶段和检测数据与帧尾阶段。
[0057]本发明适用于与IS0/IEC15693协议中读卡器发送的4选I信号编码方式相同的信号。
[0058]以上通过【具体实施方式】对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种解码IS0/IEC15693协议中读卡器发送的4选I模式信号解码器，其特征在于:该解码器以模拟射频解调模块解调输出的时钟作为时钟信号，包括: 一高电平长度计数器，用于计凹槽间的高电平长度； 一帧头检测电路，与所述高电平长度计数器相连接，用于检测帧头波形，产生帧头标志信号; 一数据解码电路，与所述高电平长度计数器和帧头检测电路相连接，用于检测数据波形，产生解码数据信号； 一帧尾检测电路，与所述高电平长度计数器和数据解码电路相连接，用于检测帧尾波形，产生帧尾波形信号； 一接收信号编码错误检测逻辑电路，与所述高电平长度计数器和数据解码电路相连接，用于检测接收信号编码错误，产生接收信号编码错误标志信号； 一状态标志产生电路，与所述帧头检测电路、接收信号编码错误检测逻辑电路和帧尾检测电路相连接，用于产生状态标志信号，区分不同接收阶段。
2.如权利要求1所述的解码器，其特征在于:所述高电平长度计数器，在模拟射频解调模块解调输出的副载波包络信号为高电平时，对所述时钟信号进行计数，得到并输出计数值信号，该计数值信号即为高电平长度；所述计数值信号的计数范围为O?1664，当计到1664后，计数值信号不再累加；在所述副载波包络信号为低电平时，所述计数值信号清O。
3.如权利要求1或2所述的解码器，其特征在于:所述帧头检测电路，在所述状态标志产生电路输出的状态标志信号为初始值，当检测到凹槽发生时，则判断所述高电平长度计数器输出的计数值信号的范围，如果在512-N_Slew到512+N_slew范围内，则产生预判决标志信号；该预判决标志信号在凹槽发生时进行锁存； 在所述预判决标志信号为“ I ”，所述计数值信号等于设定值，所述状态标志信号为初始值，这3个条件同时有效时，则产生并输出帧头标志信号。
4.如权利要求3所述的解码器，其特征在于:所述N_slew为小于等于64的整数；所述设定值为小于等于384的整数。
5.如权利要求1所述的解码器，其特征在于:所述数据解码电路，用于实现下面的解码逻辑运算cnt [10:8] - (3-dec_dout),计算结果记为dec_dout_t ;其中，cnt [10:8]表示所述高电平长度计数器输出的计数值信号的第10到第8位，dec_dout为所述数据解码电路输出的上一个解码数据信号；在凹槽发生时，把dec_d0Ut_t#入一触发器中，则产生并输出本次解码数据信号。
6.如权利要求5所述的解码器，其特征在于:在接收到所述帧头检测电路输出的帧头标志信号后，则将所述解码数据信号的初始值设为2。
7.如权利要求1所述的的解码器，其特征在于:所述帧尾检测逻辑电路，由一预判决逻辑电路，一最终判决逻辑电路构成； 所述预判决逻辑电路，分别检测完整帧中的帧尾与单独帧中的帧尾； 检测完整帧的帧尾，在所述状态标志产生电路输出的状态标志信号为翻转值时，用于实现下面的逻辑运算，cnt-(3_dec_dout) *256,如果计算结果在256_N_slew到256+N_slew之间，则产生第一预判决信号；其中，表示乘号，dec_d0Ut为所述数据解码电路输出的上一个解码数据信号，cnt为所述高电平长度计数器输出的计数值信号； 检测单独帧的帧尾，在凹槽发生时，判断所述高电平长度计数器输出的计数值信号的值，如果大于255，则产生第二预判决信号； 根据输入的标志需要检测单独帧帧尾信号选择所述第一预判决信号或第二预判决信号作为预判决标志信号；且在凹槽发生时，将该预判决标志信号锁存； 所述最终判决逻辑电路，判断所述预判决标志信号、计数值信号和状态标志信号；如果预判决标志信号等于1，计数值信号等于N_e0f_high_leaSt，状态标志信号为翻转后的值，这3个条件同时满足，则产生并输出帧尾标志信号。
8.如权利要求1所述的解码器，其特征在于:所述N_e0f_high_leaSt为小于等于128的整数；N_sleW为小于等于64的整数。
9.如权利要求1所述的解码器，其特征在于:所述接收信号编码错误检测逻辑电路，包括: 判决凹槽间的高电平长度过长逻辑电路，检测所述高电平长度计数器输出的计数值信号的值是否超过1664，如果超过，则产生凹槽间隔过长错误标志； 判决凹槽间的高电平长度过短逻辑电路，在凹槽发生时，判断cnt-(3-dec_dOUt)*256是否小于128-N_Slew，如果是，则产生凹槽间的高电平长度过短错误标志； 判断凹槽位置不对逻辑电路，在凹槽发生时，判断cnt-(3_dec_dout)*256,如果结果不在 256-N_slew 到 256+N_slew 之间，也不在 N_value*256+128_N_slew 到 N_value*256+128+N_slew之间，则产生凹槽位置不对错误标志； 其中，表示乘号，dec_d0Ut是所述数据解码电路输出的上一个解码数据信号，cnt为所述高电平长度计数器输出的计数值信号； 在所述状态标志产生电路输出的状态标志信号翻转后，如果产生上述3种错误标志中的任意一种，则产生并输出接收信号编码错误标志信号。
10.如权利要求9所述的解码器，其特征在于:N_sleW为小于等于64的整数；N_value可取0，1，2，3这4个值中的一个。
11.如权利要求1所述的解码器，其特征在于:所述状态标志产生电路，当收到所述帧头检测电路输出的帧头标志信号后，其输出的状态标志信号翻转；当收到接收信号编码错误检测逻辑电路输出的接收信号编码错误标志信号或帧尾检测电路输出的帧尾标志信号后，其输出的状态标志信号恢复为初始值。
【文档编号】H03M13/00GK104242953SQ201310250630
【公开日】2014年12月24日 申请日期:2013年6月21日 优先权日:2013年6月21日
【发明者】王吉健 申请人:上海华虹集成电路有限责任公司