电压准位转换电路的制作方法
【专利摘要】本发明涉及一种电压准位转换电路，包括：输入级电路，接收输入讯号；闩锁电路，与输入级电路耦接于第一输出端点以及第二输出端点，并与输入级电路依据输入讯号决定第一以及第二输出端点的稳态准位；暂态加速电路，耦接于第一以及第二输出端点，当所述暂态加速电路判断第一以及第二输出端点处于同一逻辑准位时，暂态加速电路加快第一或第二输出端点的转态速度。
【专利说明】电压准位转换电路
【【技术领域】】
[0001]本发明关于一种电压准位转换电路，特别是一种具有较快的操作速度以及较大的电压转换范围的电压准位转换电路。
【【背景技术】】
[0002]随着半导体制程技术的不断进步，电子电路可以依据其个别应用上的需求而选择不同世代的半导体制程来实现，以得到操作速度、电路尺寸、功耗以及硬体成本的最佳化。例如需要快速运算以及低功耗的各种处理器(processor)的应用，会以深次微米(de印sub-micron)的制程进行实现，如最新世代的中央处理器(central processing unit,CPU)，是利用22奈米的半导体制程技术来实现。而在需要输出较大电压或功率输出的应用上，例如扬声器驱动电路、马达驱动电路等等，则会选择能承受较大电压的半导体制程技术实现。
[0003]然而就数位电路的讯号处理而言，当涉及不同电路模组之间的讯号传递时，如何以适当的电压准位进行传送以及接收，则是电子电路是否能够正常运作的关键设计之一。例如前述的深次微米制程，可能会以I伏特甚至低于I伏特的电压进行供电以及操作，而其他应用的半导体制程，则可能以1.8伏特、3.3伏特甚至5伏特的额定电压进行操作。此时，电压准位转换电路(level shift circuit)即扮演了相当重要的角色，例如将核心电路的数位讯号的电压准位进行准位转换之后，再进行输出，或者将从外部接收到的数位讯号进行准位转换之后，再传送给核心电路进行讯号处理。就一般的设计而言，电压准位转换电路的目标为速度快、尺寸小、电压转换范围大且不破坏其输入的工作周期(duty cycle)为佳。
[0004]图1为习知的电压准位转换电路100的电路图。电晶体101以及102组成一输入级电路，用以接收互为反相的第一输入讯号以及第二输入讯号，其中第一输入讯号是为输入端110所接收的数位逻辑讯号，第二输入讯号则为第一输入讯号通过反相器120(inverter)所产生的数位逻辑讯号，第二输入讯号的电压准位则由反相器120所耦接的输入参考电压端130的电压定义。电晶体103以及104形成一闩锁电路(latch circuit)，并与输入级电路分别I禹接于第一输出端点105以及第二输出端点106。円锁电路与输入级电路依据第一输入讯号以及第二输入讯号决定第一输出端点105以及第二输出端点106的稳态准位，且円锁电路在暂态时形成一正回授，使第一输出端点105以及第二输出端点106进行转态。第一输出端点105以及第二输出端点106的电压准位由输出参考电压端140的电压定义。另外，电压准位转换电路100更包括反相器150，其输入耦接于第二输出端点106，且反相器150的输出端即为电压准位转换电路100的输出端160。反相器150可增加电压准位转换电路100的输出驱动能力，并且调整输出讯号的工作周期。
[0005]图2为对应习知的电压准位转换电路100的时序图。时序210、220、230、240以及250分别对应于第一输入讯号、第二输入讯号、第一输出端点105、第二输出端点106以及输出端160的电压时序。在时间tl的前,第一输入讯号以及第二输入讯号所分别对应的时序210以及220各为数位逻辑的「O」及「I」。在时间tl时，输入端110发生正缘转态，即第一输入讯号由数位逻辑「O」转换为数位逻辑「1」，而反相器120则据以产生与第一输入讯号反相的第二输入讯号，为数位逻辑「O」。此时由于第一输入讯号的逻辑准位为「1」，电晶体101的通道开始导通，而虽然电晶体103的通道亦为导通，但设计上电晶体101的通道驱动能力较电晶体103的通道驱动能力强，因此第一输出端点105所对应的时序230开始发生负缘转态，直到时间t2时由于第一输出端点105的电压够低，足以控制导通电晶体104的通道，并对第二输出端点106进行充电，因此第二输出端点106，亦即其所对应的时序240开始发生正缘转态。直到时间t3时，由于第二输出端点106的准位够高，使反相器160的输出，亦即时序250发生负缘转态。
[0006]进一步说明，在时间t4时，输入端110发生负缘转态，即第一输入讯号由数位逻辑「I」转换为数位逻辑「0」，第二输入讯号则由数位逻辑「O」转换为数位逻辑「1」，电晶体102的通道导通,第二输出端点106的讯号随即发生负缘转态,在延迟一段时间后，于时间t5输出端160发生正缘转态。
[0007]由图2可发现，习知的电压准位转换电路100在进行准位转换时，当输入端110发生正缘转态时，输入端I1与输出端160的延迟时间约为(时间t3-时间tl)，而当输入端110发生负缘转态时，输入端110与输出端160的延迟时间约为(时间t5-时间t4)，两者时间明显不同。上述现象将使习知的电压准位转换电路100至少具有下述缺点:第一，第一输出端点105以及第二输出端点106的正缘转态时间太长，如此将限制电压准位转换电路100的操作速度。第二，输出端160的讯号的工作周期，无法保持与输入端110的讯号的工作周期相近；此点虽然可以通过调整反相器150的正缘转态与负缘转态的电路延迟时间来改善，然而随着操作电压、制程变异以及操作温度的变化，效果终将有限。
[0008]另外，习知的电压准位转换电路100的工作原理，是在输入讯号转态的初，通道导通的电晶体101或102能使第一输出端点105或是第二输出端点106开始进行负缘转态；然而此时对应的电晶体103或104的通道仍然导通，因此电晶体101以及102的通道驱动能力必须大于电晶体103以及104的通道驱动能力，否则将使电压准位转换电路100失效。然而考量操作电压、制程变异以及操作温度所需预留的设计余裕(design margin),电晶体103以及104的通道导通能力将相对地弱，此将使第一输出端点105以及第二输出端点106的正缘转态时间太长的现象更严重，但又碍于电压准位转换电路100的工作原理而无法解决。除此之外，随着输出参考电压端140的电压愈高，电晶体103以及104的通道驱动能力将愈强，也愈不利于电压准位转换电路100维持正常动作，因此，电压准位转换电路100的电压转换范围亦将受到限制。
【
【发明内容】
】
[0009]鉴于以上的问题，本发明提供一种电压准位转换电路，特别是一种具有较快的操作速度以及较大的电压转换范围的电压准位转换电路。
[0010]本发明提出一种电压准位转换电路，包括输入级电路、闩锁电路以及暂态加速电路。输入级电路用以接收第一输入讯号以及第二输入讯号，其中第一输入讯号以及第二输入讯号的电压准位位于一输入准位区间之间，且第一输入讯号以及第二输入讯号互为反相。闩锁电路与输入级电路耦接于一第一输出端点以及第二输出端点，闩锁电路与输入级电路依据第一输入讯号以及第二输入讯号决定第一输出端点以及第二输出端点的稳态准位，且闩锁电路在暂态时形成一正回授，使第一输出端点以及第二输出端点进行转态，其中第一输出端点以及第二输出端点的电压准位位于一输出准位区间之间，且输出准位区间是由输出参考电压端的电压以及接地电压端的电压定义。暂态加速电路耦接于第一输出端点以及第二输出端点，当暂态加速电路判断第一输出端点以及第二输出端点处于同一逻辑准位时，暂态加速电路加快第一输出端点或第二输出端点的转态速度。
[0011]本发明的功效在于，通过暂态加速电路的辅助，本发明所揭露的电压准位转换电路，能以更快的速度进行准位转换的操作，并能加大电压转换范围。
[0012]有关本发明的特征、实作与功效，兹配合图式作最佳实施例详细说明如下。
【【专利附图】
【附图说明】】
[0013]图1为习知的电压准位转换电路的电路图。
[0014]图2为对应习知的电压准位转换电路的时序图。
[0015]图3为本发明所揭露的第一实施例的电压准位转换电路的电路图。
[0016]图4为本发明所揭露的暂态加速电路中，第一或闸或第二或闸的一实施例的或闸的电路图。
[0017]图5为本发明所揭露的第二实施例的电压准位转换电路的电路图。
[0018]图6为对应第二实施例的电压准位转换电路的时序图。
[0019]图7为本发明所揭露的第三实施例的电压准位转换电路的电路图。
[0020]图8为本发明所揭露的第四实施例的电压准位转换电路的电路图。
[0021]主要组件符号说明:
[0022]100、300、500、700、800 电压准 140、370、770 输出参考电压端
[0023]位转换电路160、390、590 输出端
[0024]101、102、103、104 电晶体210?250、610?670 时序
[0025]105、302、502、702、802 第一输 320、520、720、820 输入级电路
[0026]出端点321、521 第一电晶体
[0027]106、303、503、703、803 第二输 322、522 第二电晶体
[0028]出端点340、540、740、840 闩锁电路
[0029]110,301,510 输入端341、541 第三电晶体
[0030]120、150、330、380、410、420、530、342、542 第四电晶体
[0031]580 反相器360、560、760、860 暂态加速电
[0032]130,310 输入参考电压端路
[0033]361、561、761、861 第五电晶体 430 反及闸
[0034]362、562、762、862 第六电晶体 565、865 第一延迟电路
[0035]363,563 第一或闸566、866 第二延迟电路
[0036]364,564 第二或闸763、863 第一反或闸
[0037]375 接地电压端764、864 第二反或闸
[0038]400 或闸
【【具体实施方式】】
[0039]在说明书及后续的申请专利范围当中，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表第一装置可直接电气连接于第二装置，或通过其他装置或连接手段间接地电气连接至第二装置。另外，「第一逻辑准位」以及「第二逻辑准位」是指数位逻辑讯号的准位，或可理解为一般的数位逻辑讯号状态的「I」和「0」，例如当「第一逻辑准位」定义为「I」时，「第二逻辑准位」则可以定义为「0」，反的亦然。
[0040]图3为本发明所揭露的第一实施例的电压准位转换电路300的电路图。电压准位转换电路300包括输入级电路320、闩锁电路340以及暂态加速电路360。
[0041]输入级电路320用以接收第一输入讯号以及第二输入讯号,其中第一输入讯号以及第二输入讯号的电压准位位于一输入准位区间之间，且第一输入讯号以及第二输入讯号互为反相。输入准位区间是由输入参考电压端310的电压定义。
[0042]闩锁电路340与输入级电路320耦接于第一输出端点302以及第二输出端点303。R锁电路340与输入级电路320依据第一输入讯号以及第二输入讯号决定第一输出端点302以及第二输出端点303的稳态准位。且闩锁电路340在暂态时形成正回授，使第一输出端点302以及第二输出端点303进行转态，其中第一输出端点302以及第二输出端点303的电压准位位于一输出准位区间之间，且输出准位区间是由输出参考电压端370的电压以及接地电压端375的电压定义。值得注意的是，输入准位区间可以小于输出准位区间，或是输入准位区间可以大于输出准位区间；亦即电压准位转换电路300可以进行调高电压准位的工作，或是进行调低电压准位的工作。
[0043]暂态加速电路360耦接于第一输出端点302以及第二输出端点303。当暂态加速电路360判断第一输出端点302以及第二输出端点303处于同一逻辑准位时，暂态加速电路360加快第一输出端点302或第二输出端点303的转态速度。
[0044]例如在图3所示的电压准位转换电路300中，输入级电路320包括第一电晶体321以及第二电晶体322，其中第一电晶体321的控制端用以接收第一输入讯号，且其通道耦接于第一输出端点302以及接地电压端375之间，而第二电晶体322的控制端用以接收第二输入讯号，且其通道耦接于第二输出端点303以及接地电压端375之间。闩锁电路340包括第三电晶体341以及第四电晶体342，其中第三电晶体341的控制端耦接于第二输出端点303，且其通道耦接于第一输出端点302以及输出参考电压端370之间，而第四电晶体342的控制端耦接于第一输出端点302，且其通道耦接于第二输出端点303以及输出参考电压端370之间。第一电晶体321以及第二电晶体322可以是N型场效电晶体(N-type field-effect transistor),且第三电晶体341以及第四电晶体342可以是P型场效电晶体(P-type field-effect transistor)。值得注意的是,场效电晶体的集合包括金属氧化半导体场效电晶体(metal-oxide-semiconductor field-effect transistor,M0SFET)、接面场效电晶体(junct1n field-effect transistor, JFET)、绝缘闸双极电晶体(insulated-gate bipolar transistor, IGBT)或具有与上述元件相似结构以及功能的半导体元件，且场效电晶体的控制端是指其闸极(gate terminal)，场效电晶体的通道是指其源极(source terminal)以及汲极(drain terminal)之间的通道。
[0045]进一步说明，闩锁电路340与输入级电路320依据第一输入讯号以及第二输入讯号决定第一输出端点302以及第二输出端点303的稳态准位。亦即，第一输入讯号是为输入端301所接收的数位逻辑讯号，第二输入讯号则为第一输入讯号通过反相器330所产生的数位逻辑讯号，且第二输入讯号的电压准位由反相器330所耦接的输入参考电压端310的电压定义。当第一输入讯号以及第二输入讯号分别为数位逻辑的「O」及「1」，第一输出端点302以及第二输出端点303的稳态准位则分别为数位逻辑的「I」及「O」；反的当第一输入讯号以及第二输入讯号分别为数位逻辑的「I」及「0」，第一输出端点302以及第二输出端点303的稳态准位则分别为数位逻辑的「O」及「I」。
[0046]另外，闩锁电路340在暂态时形成一正回授，使第一输出端点302以及第二输出端点303进行转态，是指当输入端301的电压在转态的初，输入级电路320会使得第一输出端点302以及第二输出端点303暂时处于相同的逻辑准位，在本实施例中亦即逻辑准位「0」，此时第一电晶体321以及第二电晶体322的两者之一的通道为截止，例如第一电晶体321的通道为截止，则由于第三电晶体341的通道为导通，因此将对第一输出端点302进行充电，使第一输出端点302发生正缘转态，最后将第四电晶体342的通道截止，第二输出端点303的稳态维持在逻辑准位「0」，而第一输出端点302的稳态维持在逻辑准位「I」。值得注意的是，闩锁电路340与输入级电路320是以能达成上述功能说明的电路态样为可行的实施方式，而并不以本实施例所揭露的电路态样为限。例如输入级电路320及/或闩锁电路340可以利用串接(cascode)其他电晶体元件，并给予适当偏压(bias)，以利电压准位转换电路300承受较高的输出参考电压端370的电压，而同时又能够选择速度较快的电晶体元件，来实现高速的暂态操作。闩锁电路340与输入级电路320的设计是为本领域具有通常知识者所习知，并可根据不同的设计规格，从习知技术中轻易地得知电路实现的方式，故在此不另赘述。
[0047]再进一步说明，暂态加速电路360可以包括逻辑电路、第一电流路径以及第二电流路径。逻辑电路具有两输入端、第一逻辑输出端以及第二逻辑输出端，逻辑电路的两输入端分别I禹接于第一输出端点302以及第二输出端点303。第一电流路径I禹接于第一输出端点302，且受控于第一逻辑输出端的讯号；当逻辑电路判断第一输出端点302以及第二输出端点303处于同一逻辑准位时，逻辑电路通过第一逻辑输出端控制导通第一电流路径，否则逻辑电路通过第一逻辑输出端控制关闭第一电流路径。第二电流路径耦接于第二输出端点，且受控于第二逻辑输出端的讯号；当逻辑电路判断第一输出端点以及第二输出端点处于同一逻辑准位时，逻辑电路通过第二逻辑输出端控制导通第二电流路径，否则逻辑电路通过第二逻辑输出端控制关闭第二电流路径。
[0048]例如电压准位转换电路300中，暂态加速电路360包括第五电晶体361、第六电晶体362、第一或闸363(0R gate)以及第二或闸364，其中第五电晶体361对应于前述的第一电流路径，第六电晶体362对应于前述的第二电流路径，且第一或闸363以及第二或闸364所形成的电路则对应于前述的逻辑电路。第一或闸363具有第一输入端、第二输入端以及输出端(亦即第一逻辑输出端)，其中第一或闸363的第一输入端以及第二输入端分别I禹接于第二输出端点303以及第一输出端点302,且第一或闸363的输出端讯号的电压准位位于输出准位区间之间。第五电晶体361的控制端I禹接于第一或闸363的输出端,且第五电晶体361的通道耦接于第一输出端点302以及输出参考电压端370之间。第二或闸364具有第一输入端、第二输入端以及输出端(亦即第二逻辑输出端)，其中第二或闸364的第一输入端以及第二输入端分别耦接于第一输出端点302以及第二输出端点303，且第二或闸364的输出端讯号的电压准位位于输出准位区间之间。第六电晶体362的控制端耦接于第二或闸364的输出端，且第六电晶体362的通道耦接于第二输出端点303以及输出参考电压端370之间。另外，第五电晶体361以及第六电晶体362可以是P型场效电晶体，但并不以此为限。
[0049]值得注意的是，在本实施例中，由于闩锁电路340与输入级电路320在正常电路操作下，第一输出端点302以及第二输出端点303只可能同时处于逻辑准位「0」，而不可能同时处于逻辑准位「1」，因此前述逻辑电路的功能，只需判断第一输出端点302以及第二输出端点303是否处于相同的逻辑准位即可使电压准位转换电路300正常工作，例如第一或闸363以及第二或闸364亦可利用互斥或闸(eXclusive_0R,X0R)来替代,而达到相同的功效。互斥或闸的电路态样以及在本实施例中的实施方式，对于本领域具有通常知识者，应在理解本发明所揭露的技术特征与发明精神的后，即能轻易得知，故在此不另赘述。
[0050]兹说明暂态加速电路360的相关操作如下。当输入端301发生正缘转态，第一电晶体321的通道导通，而第二电晶体322的通道截止，且第一电晶体321开始对第一输出端点302进行放电，并使其电压由原本的输出参考电压端370的电压，往接地电压端375的电压改变，亦即第一输出端点302开始进行负缘转态，因此也使得第四电晶体342的通道逐渐导通，开始对第二输出端点303进行充电，亦即第二输出端点303开始进行正缘转态。当第一输出端点302的电压够低，并使得第二或闸364判断其第一输入端讯号的逻辑准位为「0」，则第二或闸364输出逻辑准位为「0」，并使第六电晶体362的通道导通，加速对第二输出端点303的充电。由上述说明可知，暂态加速电路360可以改善习知技术中，第一输出端点302以及第二输出端点303的正缘转态速度太慢的缺点，而且由于第一输出端点302或第二输出端点303进行负缘转态时，第五电晶体361以及第六电晶体362的通道并未导通，因此也能在第三电晶体341以及第四电晶体342的设计上预留相当的余裕，使得在考量操作电压、制程变异以及操作温度的后，电晶体101以及102的通道驱动能力仍保证能大于电晶体103以及104的通道驱动能力，而避免习知技术中第一输出端点302或第二输出端点303进行负缘转态可能失效的问题。上述的电路特征也使得电压准位转换电路300的电压转换范围大于习知的电压准位转换电路100的电压转换范围。
[0051]另外，由于第一或闸363以及第二或闸364的输入端的连接点皆相同，因此若第一或闸363以及第二或闸364的二输入端为对称的设计，则当第二或闸364输出逻辑准位「O」而将第六电晶体362的通道导通的同时，第一或闸363亦会输出逻辑准位「O」而将第五电晶体361的通道导通。如此在前一段所叙述的情况中，将形成第一电晶体321的通道导通，第二电晶体322的通道截止，且第三电晶体341、第四电晶体342、第五电晶体361以及第六电晶体362形成正回授时，第一输出端点302的初始电压略高于第二输出端点303的初始电压的情况。通过对上述相关电晶体的尺寸进行适当的设计，仍能保证正常的使用情况，而又同时达到加快操作速度且加大电压转换范围的优点。然而如果能对第一或闸363以及第二或闸364的电路态样进行适当的调整，将能增加电压准位转换电路300对抗各种环境参数变异的设计余裕，说明如下。
[0052]图4为本发明所揭露的暂态加速电路360中，第一或闸363或第二或闸364的一实施例的或闸400的电路图。或闸400实现了或逻辑(OR logic)，亦即在稳态时，当或闸400的第一输入端以及第二输入端同时为逻辑准位「O」时，或闸400的输出端为逻辑准位「0」，否则或闸400的输出端为逻辑准位「I」。或闸400包括了反相器410、420以及反及闸430(NAND gate),且或闸400刻意设计令其第二输入端所耦接的反相器420具有较长的输入端讯号与输出端讯号之间的延迟时间，意即，或闸400的第二输入端与或闸400的输出端之间的延迟时间，大于或闸400的第一输入端与或闸400的输出端之间的延迟时间。例如反相器420具有较小的输出驱动能力，或是必须驱动一个较大的电容性负载，因此其输出讯号转态的速度较慢。因此当或闸400的第二输入端转态时，需要较长的延迟时间之后，或闸400的输出端方能对应地转态；而当或闸400的第一输入端转态时，则只需要较短的延迟时间之后，或闸400的输出端方能对应地转态。
[0053]进一步说明，将或闸400应用于暂态加速电路360的第一或闸363以及第二或闸364，则当第一输出端点302开始进行负缘转态至其电压够低，使第一或闸363以及第二或闸364判断第一输出端点302的逻辑准位为「O」时，此时由于第一输出端点302耦接至第一或闸363的第二输入端，因此一开始第一或闸363的输出端并未发生转态,故第五电晶体361的通道依旧为截止，又由于第一输出端点302耦接至第二或闸364的第一输入端，因此第二或闸364的输出端即反应转态为逻辑准位「0」，使第六电晶体362的通道导通，因此加速了第二输出端点303的正缘转态。最理想设计为，在第二输出端点303进行正缘转态至够高的电压，使得第一或闸363以及第二或闸364判断第二输出端点303的逻辑准位为「I」的前，第一或闸363的输出端仍旧未反应其第二输入端的转态，因此在此一暂态事件中始终并未将第五电晶体361的通道导通。综而言的，以或闸400应用于暂态加速电路360的第一或闸363以及第二或闸364，不仅能保证第一输出端点302以及第二输出端点303能正确地进行负缘转态，更能大大地增加第一输出端点302以及第二输出端点303正缘转态的速度，因此为本发明所揭露的最佳实施例之一。最后，电压准位转换电路300更可以包括反相器380，耦接于第二输出端点303与输出端390之间，用以根据第二输出端点303的讯号的逻辑准位产生一电压准位转换电路300的输出数位逻辑讯号。反相器380可增加电压准位转换电路300的输出驱动能力，并且调整输出讯号的工作周期。
[0054]图5为本发明所揭露的第二实施例的电压准位转换电路500的电路图。电压准位转换电路500包括输入级电路520、闩锁电路540以及暂态加速电路560。输入级电路520、闩锁电路540以及暂态加速电路560的组成及操作，可参考图3所揭露的电压准位转换电路300中，输入级电路320、闩锁电路340以及暂态加速电路360的相关说明，在此不另赘述。然而与暂态加速电路360比较，暂态加速电路560中，第一或闸563的第二输入端以及第二或闸564的第二输入端，分别通过第一延迟电路565以及第二延迟电路566，分别耦接至第一输出端点502以及第二输出端点503，且第一延迟电路565以及第二延迟电路566的输入数位逻辑讯号以及输出数位逻辑讯号之间具有一延迟时间，因此第一或闸563以及第二或闸564只需以一般的或闸电路实现，就可以使得第一或闸563与第一延迟电路565的组合，或是第二或闸564与第二延迟电路566的组合，达到与图4中所揭露的或闸400 —样的效果，亦即能保证第一输出端点502以及第二输出端点503能正确地进行负缘转态，更能大大地增加第一输出端点502以及第二输出端点503正缘转态的速度。值得注意的是，第一延迟电路565以及第二延迟电路566的【具体实施方式】，为本领域具有通常知识者所习知，故在此不另赘述。
[0055]最后，电压准位转换电路500更可以包括反相器580，耦接于第二输出端点503与输出端590之间，用以根据第二输出端点503的讯号的逻辑准位产生一电压准位转换电路500的输出数位逻辑讯号。反相器580可增加电压准位转换电路500的输出驱动能力，并且调整输出讯号的工作周期。
[0056]图6为对应第二实施例的电压准位转换电路500的时序图。时序610、620、630、640、650、660以及670分别对应于第一输入讯号、第二输入讯号、第一输出端点502、第一或闸563的输出端、第二输出端点503、第二或闸564的输出端、以及输出端590的电压时序，兹说明如下。在时间tl的前，第一输入讯号以及第二输入讯号所分别对应的时序610以及620各为数位逻辑「O」以及数位逻辑「I」。在时间tl时，输入端510发生正缘转态，而反相器520则据以产生第二输入讯号，且数位逻辑转换为「O」。此时第一电晶体521的通道开始导通，而虽然第三电晶体541的通道亦为导通，但设计上第一电晶体521的通道驱动能力较第三电晶体541强，因此第一输出端点502所对应的时序630开始发生负缘转态，直到时间t2时由于第一输出端点502的电压够低，足以控制导通第四电晶体542的通道，因此第二输出端点503，亦即其所对应的时序650开始发生正缘转态。在时间t3，第一输出端点502的电压开始向下穿越第二或闸564的逻辑阀值(logic threshold),亦即数位逻辑「O」以及数位逻辑「I」在电压值上的分界判断点，因此在时间t3之后，第二或闸564的输出讯号转态为数位逻辑「0」，使得第六电晶体562的通道导通，增加了第二输出端点503的转态速度，即如波形650所不；此时由于第一输出端点502的转态反应至第一或闸653的输出端需要一定的延迟时间，因此第一输出端点502的输出并未反应转态,如波形640所不；直到第二输出端点503向上穿越第一或闸563的逻辑阀值后,第一或闸653的输出端若仍未转态,贝丨J将继续维持在数位逻辑「1」，因此第五电晶体561的通道在此一暂态事件中未曾导通。而第一电晶体521、第三电晶体541、第四电晶体542以及第六电晶体562则形成强烈的正回授，使得第一输出端点502以及第二输出端点503分别转态为数位逻辑「O」以及数位逻辑「I」。另外，由于第二延迟电路566的延迟作用，在时间t4时第二或闸564的输出方才反应了第二输出端点503的转态，进而使第六电晶体562的通道截止；此时第二输出端点503已经转态完成或接近转态完成。接着，在时间t5、t6、t7以及t8所发生的电路动作，可以参考上述关于时间tl、t2、t3以及t4所发生的电路动作的说明，其不同处在于输入端510发生负缘转态；但由于电压准位转换电路500是为一对称的电路态样，因此本领域具有通常知识者，在了解关于时间tl、t2、t3以及t4所发生的电路动作的说明后，应能轻易得知时间t5、t6、t7以及t8所发生的电路动作。
[0057]由上述说明可知，第一延迟电路565以及第二延迟电路566的较佳设计方式，是为设计其延迟时间大于第一输出端点502以及第二输出端点503于暂态中同时处于同一逻辑准位的时间长度，例如在本实施例中，即为同时处于数位逻辑「O」的时间长度。如此，第五电晶体561以及第六电晶体562的通道并不会同时导通，亦即只会在第一输出端点502以及第二输出端点503进行正缘转态的一侧导通对应的第五电晶体561或是第六电晶体562的通道，因而加速了第一输出端点502或是第二输出端点503的正缘转态，而又能保证电压准位转换电路500不发生失效。
[0058]进一步说明，波形670是为反相器580反应第二输出端点503的讯号后，于输出端590产生的讯号。由图6中可发现，本发明所揭露的电压准位转换电路，其第一输出端点以及第二输出端点的讯号能够保持接近于输入讯号的工作周期。例如波形610的第一输入讯号的工作周期是为百分之五十，而波形630以及650的工作周期亦能接近百分之五十。因此，欲还原波形670的输出讯号的工作周期为百分之五十，反相器580仅须进行微调即可，因此相比于习知电路，本发明所揭露的电压准位转换电路更能相容于操作电压、制程变异以及操作温度的变化，而维持输出讯号的工作周期能相近于输入讯号的工作周期。
[0059]图7为本发明所揭露的第三实施例的电压准位转换电路700的电路图。电压准位转换电路700包括输入级电路720、闩锁电路740以及暂态加速电路760。输入级电路720以及闩锁电路740的组成及操作，可参考图3所揭露的电压准位转换电路300中，输入级电路320以及闩锁电路340的相关说明，在此不另赘述。暂态加速电路760包括第五电晶体761、第六电晶体762、第一反或闸763以及第二反或闸764。第一反或闸763具有第一输入端、第二输入端以及输出端，其中第一反或闸763的第一输入端以及第二输入端分别耦接于第二输出端点703以及第一输出端点702,且第一反或闸763的输出端讯号的电压准位位于输出准位区间之间。第五电晶体761的控制端耦接于第一反或闸763的输出端，且第五电晶体761的通道耦接于第一输出端点702以及输出参考电压端770之间。第二反或闸764具有第一输入端、第二输入端以及输出端,其中第二反或闸764的第一输入端以及第二输入端分别I禹接于第一输出端点702以及第二输出端点703,且第二反或闸764的输出端讯号的电压准位位于输出准位区间之间。第六电晶体762的控制端耦接于第二反或闸764的输出端，且第六电晶体762的通道耦接于第二输出端点703以及输出参考电压端770之间。另外，第五电晶体761以及第六电晶体762可以是N型场效电晶体，但并不以此为限。相较于电压准位转换电路300以及500，电压准位转换电路700中的暂态加速电路760利用N型场效电晶体作为第五电晶体761以及第六电晶体762的好处，在于在一般的半导体制程中，N型场效电晶体较P型场效电晶体有更佳的操作速度，因此电压准位转换电路700有机会可以较小的尺寸，来得到与电压准位转换电路300以及500相同的操作速度。
[0060]另外，第一反或闸763以及第二反或闸764可以进行如下说明的设计，即第一反或闸763的第二输入端与第一反或闸763的输出端之间的延迟时间，大于第一反或闸763的第一输入端与第一反或闸763的输出端之间的延迟时间；且第二反或闸764的第二输入端与第二反或闸764的输出端之间的延迟时间，大于第二反或闸764的第一输入端与第二反或闸764的输出端之间的延迟时间。上述设计的优点，可以参考图4所揭露的或闸400的相关说明。本领域具有通常知识者，在了解或闸400的相关说明后，亦能轻易地了解本段所述的第一反或闸763以及第二反或闸764的设计实施例，不仅能保证第一输出端点702以及第二输出端点703能正确地进行负缘转态，更能大大地增加第一输出端点702以及第二输出端点703正缘转态的速度，故在此不另赘述。
[0061]值得注意的是，在本实施例中，由于闩锁电路740与输入级电路720在正常电路操作下，第一输出端点702以及第二输出端点703只可能同时处于逻辑准位「0」，而不可能同时处于逻辑准位「1」，因此第一反或闸763以及第二反或闸764的功能，只需判断第一输出端点702以及第二输出端点703是否处于相同的逻辑准位即可使电压准位转换电路700正常工作，例如第一反或闸763以及第二反或闸764亦可利用互斥反或闸(eXclusive-NOR,XNOR)来替代，而达到相同的功效。互斥反或闸的电路态样以及在本实施例中的实施方式，对于本领域具有通常知识者，应在理解本发明所揭露的技术特征与发明精神之后，即能轻易得知，故在此不另赘述。
[0062]图8为本发明所揭露的第四实施例的电压准位转换电路800的电路图。电压准位转换电路800包括输入级电路820、闩锁电路840以及暂态加速电路860。输入级电路820、闩锁电路840以及暂态加速电路860的组成及操作，可参考图7所揭露的电压准位转换电路700中，输入级电路720、闩锁电路740以及暂态加速电路760的相关说明，在此不另赘述。然而与暂态加速电路760比较，暂态加速电路860中，第一反或闸863的第二输入端以及第二反或闸864的第二输入端，分别通过第一延迟电路865以及第二延迟电路866，分别耦接至第一输出端点802以及第二输出端点803，且第一延迟电路865以及第二延迟电路866的输入数位逻辑讯号以及输出数位逻辑讯号之间具有一延迟时间，因此第一反或闸863以及第二反或闸864只需以一般的反或闸电路实现，就可以使得第一反或闸863与第一延迟电路865的组合，以及第二反或闸864与第二延迟电路866的组合，达到与图7中所揭露的第一反或闸763以及第二反或闸764 —样的效果，亦即能保证第一输出端点702以及第二输出端点703能正确地进行负缘转态，更能大大地增加第一输出端点702以及第二输出端点703正缘转态的速度。
[0063]虽然本发明的实施例揭露如上所述，然并非用以限定本发明，任何熟习相关技艺者，在不脱离本发明的精神和范围内，举凡依本发明申请范围所述的形状、构造、特征及数量当可做些许的变更，因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准。
【权利要求】
1.一种电压准位转换电路，其特征在于，所述电压准位转换电路包含: 一输入级电路，用以接收一第一输入讯号以及一第二输入讯号，其中所述第一输入讯号以及所述第二输入讯号的电压准位位于一输入准位区间之间，且所述第一输入讯号以及所述第二输入讯号互为反相； 一円锁电路，与所述输入级电路I禹接于一第一输出端点以及一第二输出端点，所述円锁电路与所述输入级电路依据所述第一输入讯号以及所述第二输入讯号决定所述第一输出端点以及所述第二输出端点的稳态准位，其中所述第一输出端点以及所述第二输出端点的电压准位位于一输出准位区间之间，且所述输出准位区间是由一输出参考电压端的电压以及一接地电压端的电压定义；以及 一暂态加速电路，耦接于所述第一输出端点以及所述第二输出端点，当所述暂态加速电路判断所述第一输出端点以及所述第二输出端点处于同一逻辑准位时，所述暂态加速电路加快所述第一输出端点或所述第二输出端点的转态速度。
2.根据权利要求1所述的电压准位转换电路，其特征在于，其中所述输入级电路包含: 一第一电晶体，其控制端用以接收所述第一输入讯号，且其通道耦接于所述第一输出端点以及所述接地电压端之间； 一第二电晶体，其控制端用以接收所述第二输入讯号，且其通道耦接于所述第二输出端点以及所述接地电压端之间； 所述円锁电路包含: 一第三电晶体，其控制端耦接于所述第二输出端点，且其通道耦接于所述第一输出端点以及所述输出参考电压端之间；以及 一第四电晶体，其控制端耦接于所述第一输出端点，且其通道耦接于所述第二输出端点以及所述输出参考电压端之间。
3.根据权利要求2所述的电压准位转换电路，其特征在于，其中所述第一电晶体以及所述第二电晶体是为~型场效电晶体，且所述第三电晶体以及所述第四电晶体是为？型场效电晶体。
4.根据权利要求1所述的电压准位转换电路，其特征在于，其中所述输入准位区间小于所述输出准位区间。
5.根据权利要求1所述的电压准位转换电路，其特征在于，其中所述输入准位区间大于所述输出准位区间。
6.根据权利要求1至5中任一项所述的电压准位转换电路，其特征在于，所述电压转换电路包含: 一逻辑电路，具有两输入端、一第一逻辑输出端以及一第二逻辑输出端，所述逻辑电路的两输入端分别耦接于所述第一输出端点以及所述第二输出端点； 一第一电流路径，耦接于所述第一输出端点，且受控于所述第一逻辑输出端的讯号，当所述逻辑电路判断所述第一输出端点以及所述第二输出端点处于同一逻辑准位时，所述逻辑电路通过所述第一逻辑输出端控制导通所述第一电流路径，否则所述逻辑电路通过所述第一逻辑输出端控制关闭所述第一电流路径；以及 一第二电流路径，耦接于所述第二输出端点，且受控于所述第二逻辑输出端的讯号，当所述逻辑电路判断所述第一输出端点以及所述第二输出端点处于同一逻辑准位时，所述逻辑电路通过所述第二逻辑输出端控制导通所述第二电流路径，否则所述逻辑电路通过所述第二逻辑输出端控制关闭所述第二电流路径。
7.根据权利要求1至5中任一项所述的电压准位转换电路，其特征在于，所述电压转换电路包含: 一第一或闸，具有第一输入端、第二输入端以及输出端，其中所述第一或闸的第一输入端以及第二输入端分别耦接于所述第二输出端点以及所述第一输出端点，且所述第一或闸的输出端讯号的电压准位位于所述输出准位区间之间； 一第五电晶体，其控制端耦接于所述第一或闸的输出端，且其通道耦接于所述第一输出端点以及所述输出参考电压端之间； 一第二或闸，具有第一输入端、第二输入端以及输出端，其中所述第二或闸的第一输入端以及第二输入端分别耦接于所述第一输出端点以及所述第二输出端点，且所述第二或闸的输出端讯号的电压准位位于所述输出准位区间之间；以及 一第六电晶体，其控制端耦接于所述第二或闸的输出端，且其通道耦接于所述第二输出端点以及所述输出参考电压端之间。
8.据权利要求7所述的电压准位转换电路，其特征在于，其中所述第五电晶体以及所述第六电晶体是为？型场效电晶体。
9.据权利要求7所述的电压准位转换电路，其特征在于，其中所述第一或闸的第二输入端与所述第一或闸的输出端之间的延迟时间，大于所述第一或闸的第一输入端与所述第一或闸的输出端之间的延迟时间；且所述第二或闸的第二输入端与所述第二或闸的输出端之间的延迟时间，大于所述第二或闸的第一输入端与所述第二或闸的输出端之间的延迟时间。
10.据权利要求7所述的电压准位转换电路，其特征在于，其中所述第一或闸的第二输入端通过一第一延迟电路耦接至所述第一输出端点，且所述第二或闸的第二输入端通过一第二延迟电路耦接至所述第二输出端点，其中所述第一延迟电路以及所述第二延迟电路的输入数位逻辑讯号以及输出数位逻辑讯号之间具有一延迟时间。
11.据权利要求10所述的电压准位转换电路，其特征在于，其中所述延迟时间大于所述第一输出端点以及所述第二输出端点于暂态中同时处于同一逻辑准位的时间长度。
12.根据权利要求1至5中任一项所述的电压准位转换电路，其特征在于，所述电压转换电路包含: 一第一反或闸，具有第一输入端、第二输入端以及输出端，其中所述第一或闸的第一输入端以及第二输入端分别耦接于所述第二输出端点以及所述第一输出端点，且所述第一或闸的输出端讯号的电压准位位于所述输出准位区间之间； 一第五电晶体，其控制端耦接于所述第一反或闸的输出端，且其通道耦接于所述第一输出端点以及所述输出参考电压端之间； 一第二反或闸，具有第一输入端、第二输入端以及输出端，其中所述第二反或闸的第一输入端以及第二输入端分别耦接于所述第一输出端点以及所述第二输出端点，且所述第二反或闸的输出端讯号的电压准位位于所述输出准位区间之间；以及 一第六电晶体，其控制端耦接于所述第二反或闸的输出端，且其通道耦接于所述第二输出端点以及所述输出参考电压端之间。
13.据权利要求12所述的电压准位转换电路，其特征在于，其中所述第五电晶体以及所述第六电晶体是为N型场效电晶体。
14.据权利要求12所述的电压准位转换电路，其特征在于，其中所述第一反或闸的第二输入端与所述第一反或闸的输出端之间的延迟时间，大于所述第一反或闸的第一输入端与所述第一反或闸的输出端之间的延迟时间；且所述第二反或闸的第二输入端与所述第二反或闸的输出端之间的延迟时间，大于所述第二反或闸的第一输入端与所述第二反或闸的输出端之间的延迟时间。
15.据权利要求12所述的电压准位转换电路，其特征在于，其中所述第一反或闸的第二输入端通过一第一延迟电路耦接至所述第一输出端点，且所述第二反或闸的第二输入端通过一第二延迟电路耦接至所述第二输出端点，其中所述第一延迟电路以及所述第二延迟电路的输入数位逻辑讯号以及输出数位逻辑讯号之间具有一延迟时间。
16.据权利要求15所述的电压准位转换电路，其特征在于，其中所述延迟时间大于所述第一输出端点以及所述第二输出端点于暂态中同时处于同一逻辑准位的时间长度。
【文档编号】H03K19/0175GK104348469SQ201310350083
【公开日】2015年2月11日 申请日期:2013年8月13日 优先权日:2013年8月7日
【发明者】陈安东, 郭建良, 汪若瑜, 李国忠 申请人:立锜科技股份有限公司