一种自定时的四相位时钟发生器的制造方法
【专利摘要】一种自定时的四相位时钟发生器，可以被用来操作一个电荷泵，使用耦合元件来配置，以确保四相位是非重叠的。由延迟缓冲器创建的两个相位，有实质性的延误，主要是确定时钟频率。延迟缓冲器和耦合元件产生可变的延迟，来响应控制电流。这提供了一个时钟信号，其频率和控制电流成比例。
【专利说明】—种自定时的四相位时钟发生器
【技术领域】:
[0001 ] 本发明广泛地涉及电荷泵，它普遍采用可在线电擦除和电写入存储器(EEPROM)的集成电路(IC)芯片。
【背景技术】:
[0002]基本电路工作在相对低的电压，例如3伏或5伏，但一些电路功能需要相当高的电压，例如一个内部电压为15伏。这更高的电压通常是以电压倍增器的形式，通过一个片内电荷泵提供。该电荷泵是由多个相位时钟驱动的多个驱动级组成的。所述相位时钟，通常操作在一个预定的频率并连续运转，从而使升压后的电压的最高有效值存在。然后，采用一个电压调节器将电压降低到所需的水平。由于升压后的电压所需的电流通常是很低的，可以采用一个并联稳压器。
[0003]这种形式的芯片高电压发生器浪费功耗，因为稳定的电流消耗使得多余的电压降低。电路启动缓慢，因为必须采用大量的时钟周期来产生高电压。
【发明内容】
:
[0004]本发明的一个目的是产生多个相位时钟信号，适于驱动一个电荷泵。
[0005]本发明的再一个目的是产生一个四相位时钟信号，用于操作一个电荷泵，并具有可以以输入电流的方式变化的频率。
[0006]开发一个四相位时钟信号，其时钟转换有规定的关系，并且频率可以变化，来响应一个输入电流，从而在高电流时产生泵启动，因此在高频率时最大限度地减少启动时间，这是本发明的更进一步的目的。
[0007]本发明的技术解决方案:
[0008]这些目的和其它的目的是通过在电路中发展四相位时钟来获得的，该电路中包括CMOS栅极，在控制电流下操作。由于栅极的电流增加，其固有级的延迟降低。一对延迟缓冲器也接收控制电流，改变延迟时间间隔。两个时钟相位涉及延迟元素，所有的四时钟相位涉及电压转换，触发其他相位的转换。操作基本的栅极延迟，以避免在各种时钟相位的脉冲重叠。采用一个简单的逻辑电路，来感测四个时钟相位的状态，切换栅极，以产生所需的时钟信号。其结果是，电流响应的控制来调制时钟频率。在零电流时，时钟停止(频率是零)，在最大电流时，产生最高时钟频率。由于实现所需的高电压需要一个大的周期数，在最大电流时，该系统启动最大频率。这能有效地减少启动时间。在这过程中，没有涉及电流损耗，一旦实现了电荷泵的输出，就可以关闭时钟。当电压下降时，时钟重新启动，电压迅速返回到其所需的值，从而调节电压值。如果存在一个稳定的电流消耗，时钟将在某一频率下工作，来取得一个稳定的电压值，从而稳定该电压，防止电流损耗。任何增加电流损耗的方式，都会导致时钟频率的提高，来提供额外的费用。
[0009]对比专利文献:CN202424651U —种可调非重叠时钟发生器201220004969.2【专利附图】
【附图说明】:
[0010]图1所示为4个所需的时钟相位信号的一个曲线图。
[0011]图2所示为图1的波形序列转换的一个方框图。
[0012]图3所示为一个电路的示意图，该电路产生图1和图2的时钟相位A和C和电流控制的输入。
[0013]图4所示为一个逻辑电路的方框图，该电路与图3，图5和图6中的电路相联系。
[0014]图5所示为一个电路的示意图，该电路产生时钟相位B。
[0015]图6所示为一个电路的示意图，该电路产生时钟相位D。
【具体实施方式】:
[0016]图1所示为所需的时钟信号的四个相位间的时序关系。波形10至13，分别描绘时钟波形A到D。
[0017]图2所示为一个方框图，表示时钟信号中的转换序列。在14上的上升转变发生在T0，代表图1中的第一相位A的转变。这一上升用于建立15上的转变，这是相位C的第一向下转变。然后应用这种转变在16上为相位B产生向上的转变，在17上调用第一延迟，在18上产生相位B的向下的转变。这种转变，然后在19上产生相位C的向上的转变。这将导致在20上的相位A的向下的转变。然后在21上产生相位D的向上的转变。调用第二延迟22之后，在23上的相位D的向下的转变完成了时钟周期。应注意的是，连续的转变是相反极性的，且稍微延迟的。小的延迟存在于相邻时钟转变之间，是通过CMOS反相器的栅极上存在的固有的延迟来获得的。通常情况下，这种延迟是以几纳秒的次序进行的。在后面的电路中，这种延迟随着在17和22上的第一和第二的延迟一起被调制，以确定时钟频率。
[0018]图3至图6中的电路一起操作，产生上述的序列。将要描述的电路是由传统的CMOS元件组成，各种功能可以在其它等效的设计实现，这将是可以理解的。
[0019]图3是一个CMOS电路的示意图，产生图1中的时钟相位A和C。该电路从Vdd电源连接+到端子24，连接-到接地端子25。时钟A在输出端子26上，时钟C在输出端子27上。相邻的晶体管的发射极的所用名称表示相对大小。
[0020]电路的输入是一个如电源28所示的电流I。但是应当理解的是，该输入电流决定了时钟频率。当I = O时，时钟停止，出现一个零频率。当I开始流动时，时钟将启动，并工作在一个与电流成正比的频率下。
[0021]输入电流I流过N沟道晶体管29，该晶体管的栅极返回到它的漏极。这将在节点30上产生一个N偏压源，这略微超过地面以上的一个阈值。节点30直接连接到N沟道晶体管31的栅极，形成一个电流镜。如图所示，如果晶体管29和31相匹配，电流I将流过晶体管31，因此也流过P沟道晶体管32。由于晶体管32的栅极连接到它的漏极，节点33将制定一个P偏置，稍低于在+Vdd下的一个阈值。由于输入电流I是变化的，节点30和节点33上的电压会略微有所变化，从而使偏置节点反映这个变化。
[0022]N沟道晶体管35被时钟C波形驱动，以容纳图2中的19_20转换块。N沟道晶体管36和37，串联耦合在晶体管35的源极和地面之间。因此，晶体管35只能在晶体管36接通时传导，由于晶体管37，它将传导1/2。
[0023]P沟道晶体管38，39和40串联耦合在晶体管35的漏极和+Vm之间。当波形D和逻辑Q都是高电平时，晶体管39和40将进行传导，由于晶体管38，它将传导1/2。
[0024]P沟道晶体管41和N沟道晶体管42形成一个变频器栅极，其输出端将出现时钟
J，P沟道晶体管43和N沟道晶体管44，它们的栅极分别返回到节点33和30，当晶体管41和42接通时，从而将会有1/2的电流流过。
[0025]晶体管41和42的漏极直接驱动变频器45，在输出端26产生时钟A。
[0026]N沟道晶体管48与时钟A在变频器45之外被驱动。通过N沟道晶体管49和50
的串联组合，晶体管48的源极耦合到地面。因此，0信号使晶体管49变为导通时，晶体管
48导通，当开关开启时，由于晶体管50的栅极连接到节点30，晶体管48将会有1/2的电流流过。
[0027]由于P沟道晶体管51，52和53的串联耦合，晶体管48的漏极耦合到+Vdd上。当晶体管51和52分别因信号Q和时钟B而开启时，由于晶体管53的缘故，这些晶体管将传导1/2的电流，因此，晶体管48和51的漏极出现时钟C信号。该信号被加到P沟道晶体管54和N沟道晶体管55的栅极 ，它包括一个变频器栅极。晶体管56的栅极返回到节点33，控制晶体管54的导通电流为1/2。晶体管57的栅极返回到节点30，控制晶体管55的导通电流为1/2。
[0028]晶体管54和55的栅极驱动变频器58端子27上产生时钟C。可以看出，在时钟A和时钟C的每一级广生电路，该电路是由输入端的电流源28控制。这意味着，时钟相位边缘之间遇到的延迟，是由晶体管37，38，43，44，50，53，56和57的作用所控制。
[0029]图4所示为一个简单的逻辑电路的方框图，该电路产生Q和0信号，并且可应用到
图3，5和6的电路中。此电路的功能是确定时钟周期的一半，该时钟周期的一半在图1中的延迟I和延迟2的时间间隔之间。双输入“与非”门61和62构成一个锁存器。四输入“与非”门63提供锁存器来设定脉冲，四个输入“与非”门64提供复位脉冲。当A和B电平都很高时，Q置位，当C和D电平都很高时，Q复位。在电路中加入额外的控制输入，以防止任何不必要的逻辑状态，可以锁定自由运行的时钟振荡器。端子65上出现Q输出，端子66
上出现&输出。端子65驱动晶体管36和40 (图3)，而端子66驱动晶体管49和51。
[0030]图5所不为一个时钟相位B的电路不意图，该电路有一个输出端子68。输入端子69是由变频器58驱动的。+Vdd偏置，P和N偏置输入也取自图3中的那些元素。端子69上的时钟C信号被施加到P沟道晶体管70上。晶体管70和N沟道晶体管73和75串联。这些晶体管可以使节点72上电平变高，不过受晶体管上的1/2电流限制。由于N沟道晶体管74，76和77的串联组合，节点72的电平也可以变低，不过受晶体管77上的1/2电流限制。晶体管74受输入节点69控制，晶体管76受图4逻辑电路中的信号Q的控制。
[0031]节点72构成变频器栅极的输入，它是由P沟道晶体管78和N沟道晶体管79连同电流限制晶体管80和81 —起组成的，P沟道晶体管80返回晶体管78的源极到+VDD，并控制1/2的导通电流。N沟道晶体管81返回晶体管79的源极到地面，并控制1/2的导通电
流。晶体管78和79的漏极包括一个时钟相位^电路节点，驱动变频器82在端子68上产
生时钟相位B。[0032]该电路包括一个延迟缓冲器84，其目的是产生图1中的延迟1，延迟缓冲器84的操作如下。P沟道晶体管85和N沟道晶体管86，以及与电流限制晶体管87和88，形成变频器的栅极，由晶体管78和79的漏极驱动。P沟道晶体管87耦合晶体管85的源极到+Vdd上，并设置1/2的导通电流。N沟道晶体管88耦合晶体管86的源极到地面，并设置1/2的导通电流，P沟道晶体管89和N沟道晶体管90连接成并联电容器元件，从而和晶体管85和86的漏极并联。对于变频器栅极输出上的电压摆幅，电容器必须被充电(或放电)。由于充电(或放电)的时间是一个被施加的电流的函数，时间将是一个变量，并且为1/2的函数。在最大电流时，时间延迟将是最小的，并且是图3的源极28上的电流I的反函数。刚才所描述的延迟级，跟着一个相同的延迟级91，因此，元件84是一个非反相延迟缓冲器。缓冲器84的输出被施加到快速响应的逆变器92上，其输出连接到晶体管73和74的栅极。
[0033]在时钟操作中，在端子69上的时钟信号C (参见图2中的元件15)的向下转变，会在节点72上(图2中的元件16)产生一个向上的转变。这种转变是再次反转，并应用到延迟缓冲器84，以产生延迟#1(图2中的元件17)。因此，一个延迟的向下的转变被施加到变频器92上，这反过来又在时钟相位B上产生延迟的向下转变(图2中的元件18)。
[0034]图6是时钟信号D波形发生器的示意图。它的操作和图5电路中时钟信号B的操作相同，除了对信号源和输出符号的操作。时钟信号D在端子94上，时钟信号A被施加到
输入端子95上，@被施加到端子96上。如图1和图2所示，时钟A的向下的转变会启动时
钟信号D向下转变，这种转变产生延迟#2，这反过来又导致时钟信号D下降，这样就造成了时钟信号A向上转变。
[0035]晶体管34和47不用于正常的开关序列。它们的功能是通过禁止时钟信号A和C同时是低电平的状态，确保正确启动振荡器。71和71’确保时钟信号B和D不能同时为高电平。
[0036]总的结果是一个四相位时钟信号发生器产生连续的时钟信号，这在驱动电压倍增电荷泵电路是有用的。时钟频率和控制电流成正比，在一个实际的例子中，一个四相位时钟工作在一个频率为40MHz，输入端为100微安的状态下，在零电流时，频率下降到零。
[0037]已经描述了本发明的一个优选实施例的详细说明。当一个本领域的技术人员在阅读前面的描述时，在本发明的目的和意图之内，替代物和等同物将是显而易见的。因此，本发明的范围仅由所附权利要求所限制。
【权利要求】
1.一种自定时的四相位时钟发生器，其特征是:包括第一装置，用来在第一相位产生一个向上的转变；第二装置，响应在第一相位中所述的向上的转变，用来在第三相位产生一个向下的转变；第三装置，响应在第三相位产生的一个向下的转变，用来在第二相位产生一个向上的转变；第一延迟装置，响应在第二相位产生的一个向上的转变，以产生第二相位的高电平部分，所述的第一延迟装置，可用来产生第二相位的延迟的向下的转变；第四装置，响应第二相位的向下的转变，用来产生一个第三相位的向上的转变；第五装置，响应第三相位的向上的转变，用于产生一个第一相位的向下的转变；第六装置，响应第一相位的向下的转变，用于产生一个第四相位的向上的转变；第二延迟装置，响应在第四相位产生的一个向上的转变，所述的第二延迟装置，可用来产生第四相位的延迟的向下的转变；第一装置，响应第四个相位的向下的转变，以产生第一相位的向上的转变，从而使时钟发生器开始一个新的时钟周期。
2.根据权利要求1所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的每一个第一至第六装置，都包括反相门，从而使在四个相位的转变都是延时的。
3.根据权利要求1所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的第一和第二延迟装置是可变的，从而时钟频率也可变。
4.根据权利要求3所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的第一和第二延迟装置是可变的，响应电流输入。
5.根据权利要求2所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的每一个第一至第六反相门，包括改变其延迟性能的装置。
6.根据权利要求5所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的每一个第一至第六反相门是可变的，响应电流输入。
7.根据权利要求6所述的一种自定时的四相位时钟发生器，其特征是:四个相位时钟发生器中的电流输入，也产生第一和第二延迟装置。
【文档编号】H03K3/017GK103684364SQ201310636407
【公开日】2014年3月26日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】李志鹏 申请人:苏州贝克微电子有限公司